1CY7C1352
CY7C1352
256K X18流水线SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
设备MCM63Z818和MT55L256L18P
支持143 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
内部自定时输出缓冲控制，以消除
需要使用参考
完全注册（输入和输出）的流水线
手术
字节写能力
256K ×18个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 4.0纳秒（ 143 - MHz器件）
- 4.2纳秒（ 133 - MHz器件）
- 5.0纳秒（ 100 - MHz器件）
- 7.0纳秒（ 80 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
该CY7C1352是3.3V 256K 18同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1352配备了先进无
总线延迟 （ NOBL ）逻辑才能启用连续
读/写操作与正在传输的每个数据
时钟周期。该功能极大地提高了吞吐量
SRAM的，尤其是在需要频繁系统
读/写transitions.The CY7C1352是引脚/功能的COM
兼容于ZBT SRAM的 MCM63Z819和MT55L256L18P
.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）的信号，其中合格
当去断言暂停操作并延长了previ-
OU的时钟周期。从时钟上升最大接入延迟是
4.0纳秒（ 143 - MHz器件） 。
写操作是由四个字节写选择控制
（ BWS
[1:0]
）和写使能（ WE）输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
18
逻辑框图
CLK
D
数据在REG 。
CE Q
18
18
控制
和WRITE
逻辑
18
256Kx18
内存
ARRAY
18
ADV / LD
A
[17:0]
CEN
CE
1
CE2
CE3
WE
D [17 ：0]的
模式
CLK
产量
注册
逻辑
18
DQ
[15:0]
DP
[1:0]
OE
.
选购指南
7C1352-143
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
广告
广告
4.0
450
5
7C1352-133
4.2
400
5
7C1352-100
5.0
350
5
7C1352-80
7.0
300
5
NOBL和无总线延迟是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年3月14日
CY7C1352
引脚德网络nitions
引脚数
80, 5044,
8182, 99
100, 3237
94, 93
名字
A
[17:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的262,144地址位置中的一个地址输入。采样
在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
,
BWS
1
控制DQ
[15:8]
和DP
1
。见写周期说明表的详细信息。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是
低电平有效。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该设备为一个应答
塞斯。被取消后， ADV / LD应以加载驱动为低电平
新地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
的装置来控制的I / O引脚的方向。当低时，I / O引脚
可以表现为输出。当拉高高， I / O引脚三态，
并作为输入数据引脚。写入的数据部分中的OE被屏蔽
当序列中，在第一时钟从一个取消选择状态出现时，
该设备已被取消。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[16:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[15:0]
被放置在一个三态条件。输出是自动
写过程的数据部分中三态，在第一时钟
从取消选择状态出现时，当设备被取消，
不管OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的
DQ
[15:0]
。在写序列， DP
0
由BWS控制
0
和DP
1
所配置
通过BWS受控
1
模输入。选择设备的脉冲串顺序。接高电平选择跨
阔叶爆秩序。拉至低电平选择线性突发顺序。 MODE不应该
操作过程中改变状态。当悬空，模式将默认为高电平到
交错的突发订单。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
电源为I / O电路。应连接到3.3V电源。
BWS
[1:0]
88
85
WE
ADV / LD
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
87
CEN
输入 -
同步
2322, 1918,
1312, 98,
7372, 6968,
6362, 5958
DQ
[15:0]
I / O-
同步
24, 74
DP
[1:0]
I / O-
同步
输入
表带针
31
模式
15, 16, 41, 65,
66, 91
4, 11, 14, 20,
27, 54, 61, 70,
77
5, 10, 17, 21,
26, 40, 55, 60,
64, 67, 71, 76,
90
V
DD
V
DDQ
电源
I / O电源
供应
地
V
SS
地面的装置。应连接到该系统的地面。
4
CY7C1352
引脚德网络nitions
（续）
引脚数
13, 67, 25,
2830, 5153,
5657, 75,
7879, 9596
83, 84
38, 39, 42, 43
名字
NC
I / O
-
描述
没有连接。这些引脚不连接到内部设备。
NC
DNU
-
-
没有连接。保留的地址输入的深度扩展。引脚83为重
担任了512K的深度和引脚84是保留1 MB的深度的设备。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
突发读访问
该CY7C1352具有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
0
A
17
加载
到地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
[15:0]
和
DP
[1:0]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升呈现给DQ的数据
[15:0]
和
DP
[1:0]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BWS
[1:0]
信号。该CY7C1352提供字节写capabil-
这是在写周期说明表中描述性。 Assert-
荷兰国际集团的写使能输入（ WE）与选定的字节写
选择（ BWS
[1:0]
）输入将有选择地写，只在需要的
字节。字节写操作字节时没有选择将
保持不变。一个同步自定时写机制
已经提供了简化的写操作。字节写
能力已被列入以大大简化
读/修改/写序列，其可以减少到SIM-
PLE字节写操作。
由于CY7C1352是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）前present-可以拉高高
荷兰国际集团数据到DQ
[15:0]
和DP
[1:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[15:0]
介绍
功能概述
该CY7C1352是一个同步流水线猝发SRAM DE-
签约期间，专门写读来消除等待状态
转场。所有同步输入通过输入寄存器
TER值由时钟的上升沿来控制。该时钟信号
有资格与时钟使能输入信号（ CEN ） 。如果是CEN
高电平时，时钟信号不被识别和所有内部状态
被保持。所有的同步操作都与合格
CEN 。所有数据输出通过控制输出寄存器
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CO
）为4.0纳秒（ 143 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效， ADV / LD为低电平时，
提供给该装置的地址将被锁存。访问
可以是一个读或写操作时，根据不同的台站
写的土族使能（ WE） 。 BWS
[1:0]
可用于进行
字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。出现在地址输入地址（A
0
A
17
)
被锁存到地址寄存器，并提交给
存储器核心和控制逻辑。所述控制逻辑确定
该读访问过程中，允许所请求的数据
传播到输出寄存器的输入。在上升
在下一个时钟的边沿所请求的数据被允许propa-
通过输出寄存器和内到数据总线门
4.0纳秒（ 143 - MHz器件）提供OE是低电平有效。后
的读访问的输出缓冲器控制第一时钟
通过OE和内部控制逻辑。 OE必须驱动为低电平
为了使该装置驱出所请求的数据。中
第二个时钟，之后的操作（读/写/ Dese-
择）可以被启动。取消选择该设备还流水线。
因此，当对SRAM由一个取消在时钟的上升
该芯片的使能信号，其输出将三态下
在下一个时钟上升。
5
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