CY7C1351F
4 -MB （ 128K ×36 ）与流通式SRAM
NOBL 架构
特点
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
128K ×36个通用I / O架构
2.5V / 3.3V的I / O电源
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
- 7.5纳秒（ 117 - MHz器件）
- 8.0纳秒（ 100 - MHz器件）
- 11.0纳秒（ 66 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
JEDEC标准的100 TQFP和119 BGA封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1351F是3.3V ， 128K ×36同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1351F配备的
先进的无总线延迟 （ NOBL ）的逻辑要求
让数据是连续的读/写操作
转印在每个时钟周期。此功能大大
通过对SRAM提高了数据的吞吐量，特别是
在需要频繁写入读取的转换系统。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
1
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05210牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月12日
CY7C1351F
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
225
40
117兆赫
7.5
220
40
100兆赫
8.0
205
40
66兆赫
11.0
195
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
BW
D
BW
C
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
ADV / LD
WE
OE
NC
A
A
NC
A
82
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
字节
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
BYTE
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
81
A
CY7C1351F
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
43
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
39
40
41
V
DD
A1
A0
NC
NC
V
SS
42
NC
模式
NC
A
A
A
A
A
A
A
文件编号： 38-05210牧师* B
A
A
A
A
分页： 15 2
CY7C1351F
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
V
SS
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
NC
ADV / LD
V
DD
NC
CE
1
OE
NC
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
V
SS
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
引脚德网络nitions
名字
A
0
, A
1
, A
TQFP
37,36,32,33,34,
35,44,45,46,47,
48,49,50,81,82,
99,100
93,94,95,96
88
BGA
P4,N4,A2,C2,
R2,A3,B3,C3,
T3,T4,A5,B5,
C5,T5,A6,C6,
R6
L5,G5,G3,L3
H4
I / O
描述
输入 -
用地址输入选择128K地址之一某一地址
同步
阳离子。
采样在CLK的上升沿。一
[1:0]
馈
以两比特串计数器。
BW
[A ：D ]
WE
输入 -
字节写输入，低电平有效。
合格与WE进行
同步写入到SRAM中。采样在CLK的上升沿。
输入 -
写使能输入，低电平有效。
取样的上升沿
CLK的同步，如果CEN为低电平有效。此信号必须被拉低
开始写序列。
输入 -
前进/负载输入。
用于推进的片地址
同步计数器或加载一个新的地址。当高（ CEN和AS-是
牢固插入LOW ）内部突发计数器是先进的。当
低时，一个新的地址可以被装载到该设备为一个应答
塞斯。被取消后， ADV / LD应该是驱动的低
为了装入一个新的地址。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备
副。 CLK为合格与CEN 。 CLK只如果CEN认可
为有效低电平。
ADV / LD
85
B4
CLK
89
K4
CE
1
CE
2
98
E4
输入 -
芯片使能1输入，低电平有效。
取样的上升沿
同步的CLK 。使用与CE联
2
和CE
3
选择/ dese-
择设备。
输入 -
芯片使能2输入，高电平有效。
取样的上升沿
同步的CLK 。使用与CE联
1
和CE
3
要选择/取消
该设备。
97
B2
文件编号： 38-05210牧师* B
第15 3
CY7C1351F
引脚德网络nitions
名字
CE
3
TQFP
92
BGA
B6
I / O
描述
输入 -
芯片使能3输入，低电平有效。
取样的上升沿
同步的CLK 。使用与CE联
1
和CE
2
要选择/取消
该设备。
输入 -
输出使能，异步输入，低电平有效。
联合
异步与设备来控制内部的同步逻辑块
的I / O引脚的方向。当低时，I / O引脚，允许
表现为输出。当拉高高， I / O引脚
三态，并作为输入数据引脚。在OE被屏蔽
写序列的数据部分，在第一钟时
出现从一个取消选择状态，当装置已
取消选择。
输入 -
时钟使能输入，低电平有效。
当低电平的
同步的时钟信号是由SRAM中识别。当拉高
高电平的时钟信号被屏蔽。由于取消断言CEN呢
不取消选择该设备，岑可用于延长previ-
必要时组织单位的周期。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于
异步非时间关键的“休眠”状态的数据完整性的预
服。在正常操作期间，该引脚可以连接到
VSS或悬空。
I / O-
双向数据I / O线。
作为输入使用时，它们送入一个
同步片上数据的寄存器，是由CLK的上升沿触发。
作为输出，它们提供包含在存储器中的数据某些地区
化过程中读出的周期的时钟信号的上升由地址指定。
销的方向由OE和内部控制
控制逻辑。当OE为低电平时，引脚可以表现
为输出。当HIGH ， DQ
s
和DQP
[A ：D ]
被放置在一个
三态状态。输出是自动三stat-
编写序列的数据部分中，在第一
时钟从取消选择状态出现，而当时，
装置的选择取消，无论OE的状态。
I / O-
双向数据奇偶校验I / O线。
在功能上，这些信号
同步是相同的DQ
s
。在写序列， DQP
[A ：D ]
所配置
通过BW受控
[A ：D ]
水涨船高。
输入
表带针
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当绑
V
DD
或悬空选择交错突发序列。
OE
86
F4
CEN
87
M4
ZZ
64
T7
DQ
s
52,53,56,57,58,
59,62,63,68,69,
72,73,74,75,78,
79,2,3,6,7,8,9,
12,13,18,19,22,
23,24,25,28,29
K6,L6,M6,N6,
K7,L7,N7,P7,
E6,F6,G6,H6,
D7,E7,G7,H7,
D1,E1,G1,H1,
E2,F2,G2,H2,
K1,L1,N1,P1,
K2,L2,M2,N2
DQP
[A ：D ]
模式
51,80,1,30
P6,D6,D2,P2
31
R3
V
DD
V
DDQ
V
SS
15,41,65,91
4,11,20,27,54,
61,70,77
J2,C4,J4,R4,
J6
电源
电源输入到该装置的核心。
A1 ， F1 ， J1 ， M1 ， I / O电源支持部门
电源为I / O电路。
U1,A7,F7,J7,
股
M7,U7
地
地面的装置。
5,10,17,21,26 ， D3，E3 ，F3 ，H3
40,55,60,67,71 ，J3， K3， M3 ，N3
76,90,
P3,D5,E5,F5,
H5,J5,K5,M5,
N5,P5
14,16,38,39,42 ，B1，C1 ， R1，T1 ，
43,66,83,84
T2,U2,U3,A4,
D4,G4,L4,U4,
U5,T6,U6,B7,
C7,R5,R7,T7
NC
–
未连接。
内部没有连接到芯片。
文件编号： 38-05210牧师* B
第15 4
CY7C1351F
功能概述
该CY7C1351F是一个同步流过一阵SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为6.5纳秒（ 133 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储器阵列
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出缓冲器。的数据是内6.5可用
NS （ 133 - MHz器件）提供OE是低电平有效。后的第一次
的读访问时钟，输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。对
随后的时钟，另一个操作（读/写/取消）
可以启动。当SRAM被取消，在时钟上升沿
通过芯片中的一个使能信号，其输出将是三态
马上。
突发读访问
该CY7C1351F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态下使能输入和WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。出现在地址总线上的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。数据线是
自动三态不管OE的状态
输入信号。这允许外部逻辑来呈现数据
在DQS和DQP
[A ：D ]
.
在下一个时钟上升提交的DQ和DQP的数据
[A ：D ]
（或字节写操作的一个子集，见真值表
详情）输入锁存到设备和写入是
完整的。额外的访问（读/写/取消）即可
启动了这个周期。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1351F提供字节写
这是事实表中描述的能力。断言
写使能输入（ WE）与选定的字节写选择
输入将有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。字节写能力有了
包括以大大简化的读/修改/写
序列，其可以减少到简单的字节写操作
系统蒸发散。
由于CY7C1351F是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）之前，可以拉高高
提交数据到DQS和DQP
[A ：D ]
输入。这样做会
三态输出驱动器。为安全起见， DQS和
DQP
[A ：D ]
该数据在.are自动三态
写周期部分，无论OE的状态。
突发写入访问
该CY7C1351F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须被驱动的突发写入的每个循环中，
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
吨的持续时间
ZZREC
之后， ZZ输入返回低电平。
文件编号： 38-05210牧师* B
第15个5
QQ：2881677436 复制
