1CY7C1350F
CY7C1350F
4 -MB （ 128K ×36 ）流水线SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
字节写能力
128K ×36个通用I / O架构
单3.3V电源
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
JEDEC标准的100 TQFP和119 BGA封装
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1350F是3.3V ， 128K ×36的同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1350F配备了先进
无总线延迟 （ NOBL ）逻辑才能启用consec-
utive读/写操作的数据传送上
每个时钟周期。该功能极大地提高了
吞吐量SRAM的，特别是在需要的系统
频繁的读/写转换。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，拉高时，暂停运行，延长
先前时钟周期。来自时钟最大接入延迟
上升为2.8纳秒（ 200 - MHz器件）
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
.
逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05305修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月19日
CY7C1350F
.
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
225兆赫
2.6
290
40
200兆赫
2.8
265
40
166兆赫
3.5
240
40
133兆赫
4.0
225
40
100兆赫
4.5
205
40
单位
ns
mA
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
引脚配置
NC / 18M
NC / 9M
100引脚TQFP
ADV / LD
BW
D
BW
C
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
WE
OE
A
A
A
82
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
字节
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
BYTE
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100
81
80
79
78
77
76
75
74
73
72
71
70
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
一个字节
BYTE B
CY7C1350F
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
A
49
A
模式
V
DD
A
1
A
0
V
SS
NC / 72M
NC / 288M
NC / 144M
NC / 36M
A
A
A
A
A
A
A
A
文件编号： 38-05305修订版**
A
50
第16页2
CY7C1350F
引脚配置
（续）
119球BGA焊球
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC / 72M
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
V
SS
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
NC / 18M
ADV / LD
V
DD
NC
CE
1
OE
NC / 9M
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
V
SS
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC / 36M
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
引脚德网络nitions
名字
A0, A1, A
119BGA
P4,N4,A2,
A3,A5,A6,
B3,B5,C2,
C3,C5,C6,
R2,R6,T3,
T4,T5
L5,G5,
G3,L3
H4
TQFP
37,38,32,
33,34,35,
44,45,46,
47,48,49,
50,81,82,
99,10
93,94,
95,96
88
I / O
输入 -
同步
描述
用于选择的128K地址位置中的一个地址输入。
采样在CLK的上升沿。一
[1:0]
被馈送到2位的脉冲串
计数器。
BW
[A ：D ]
WE
输入 -
同步
输入 -
同步
输入 -
同步
字节写输入，低电平有效。
合格与我们进行写操作
到SRAM中。采样在CLK的上升沿。
写使能输入，低电平有效。
采样在CLK的上升沿
如果CEN为低电平有效。此信号必须置为低电平以启动
写序。
前进/负载输入。
用于推进的芯片上地址计数器
或装入一个新的地址。当高（和CEN为低电平）的
内部突发计数器是先进的。低电平时，一个新的地址可以是
装入装置的接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK
有资格与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。
使用与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。
使用与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。
使用与CE联
1
和CE
2
选择/取消选择该设备。
ADV / LD
B4
85
CLK
CE
1
CE
2
CE
3
K4
E4
B2
B6
89
98
97
92
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
文件编号： 38-05305修订版**
第16页3
CY7C1350F
引脚德网络nitions
名字
OE
119BGA
F4
TQFP
86
I / O
描述
输入 -
输出使能，异步输入，低电平有效。
结合
设备内部异步同步逻辑块的控制的方向
在I / O引脚。当低时，I / O引脚被允许表现为输出。
当拉高高， I / O引脚三态，并作为输入数据
销。写序列的数据部分期间OE被屏蔽，在
从取消选定状态时出现的第一时钟，该设备时
已被取消。
输入 -
同步
时钟使能输入，低电平有效。
当置为低电平的时钟显
最终由SRAM的认可。当拉高高的时钟
信号被屏蔽。由于拉高CEN不会取消选择该设备，
岑可用于在需要时扩展的前一周期。
CEN
M4
87
ZZ
T7
64
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个
异步非时间关键的“休眠”状态与数据完整性保护。中
正常工作时，该引脚可以连接到Vss或悬空。
I / O-
同步
双向数据I / O线。
作为输入，它们馈入一个片上的数据
的寄存器，是由CLK的上升沿触发。作为输出，他们
提供包含在由AD-指定的存储单元中的数据
在读周期的时钟的上升穿衣。引脚方向
由OE和内部控制逻辑来控制。当OE是断言
低时，销可以表现为输出。当HIGH ， DQ
s
和DQP
X
是
置于三态条件。输出是自动
写过程的数据部分中三态，在第一
时钟从取消选择状态出现，而当装置是当
取消选择，无论OE的状态。
双向数据奇偶校验I / O线。
在功能上，这些信号是
相同的DQ
s
。在写序列， DQP
[A ：D ]
通过控制
BW
[A ：D ]
水涨船高。
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
or
悬空选择交错突发序列。
电源输入到该装置的核心。
电源为I / O电路。
的DQ
K6,K7,L6,
L7,M6,N6,
N7,P7,D7,
E6,E7,F6,
G6,G7,H6,
H7,D1,E1,
E2,F2,G1,
G2,H1,H2,
K1,K2,L1,
L2,M2,N1,
N2,P1
P6,D6,
D2,P2
R3
52,53,56,
57,58,59,
62,63,68,
69,72,73,
74,75,78,
79,2,3,6,
7,8,9,12,
13,18,19,
22,23,23,
24,25,28,
29
51,80,
1,30
31
DQP
[A ：D ]
I / O-
同步
输入
表带针
电源
I / O电源
供应
模式
V
DD
V
DDQ
C4,J2,
J4,J6,R4
15,16,41,
65,66,91
A 1， A 7 ， F 1， 4,11,14 ，
F7 ， J1 ， J7 ， 20,27,54 ，
M1,M7,U1,
61,70
U7
D3， D5 ，E3， 5,10,17,2
E5 ，F3， F5 1,26,40,5
H3 ，H5， J 3 ， 5,60,67 ，
J5 ，K3， K5， 71,76,90
M3,M5,N3,
N5,P3,P5
A4,B1,B7,
C1,C7,D4,
G4,L4,R1,
R5,R7,T1,
T2,T6,U6
38,39,42,
43,83,84
V
SS
地
地面的装置。
NC
未连接。
内部没有连接到芯片。
9M ， 18M ， 36M ， 72M ， 144M和288M的地址扩展插针
该装置和将被用作地址管脚在各自densi-
关系。
文件编号： 38-05305修订版**
第16页4
CY7C1350F
介绍
功能概述
该CY7C1350F是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为2.8纳秒（ 200 -MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
将输出三态，在下一个时钟的上升。
突发读访问
该CY7C1350F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
文件编号： 38-05305修订版**
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现上的DQ的数据和
DQP
[A ：D ]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升提交的DQ和DQP的数据
[A ：D ]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1350F提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。字节写入功能已被列入为
极大地简化了读/修改/写的序列，它可以是
减少到简单的字节写操作。
由于CY7C1350F是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）之前，可以拉高高
提交数据到DQS和DQP
[A ：D ]
输入。这样做会
三态输出驱动器。为安全起见， DQS和
DQP
[A ：D ]
自动数据在三态
写周期部分，无论OE的状态。
突发写入访问
该CY7C1350F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
第16页5
1CY7C1350F
CY7C1350F
4 -MB （ 128K ×36 ）流水线SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
字节写能力
128K ×36个通用I / O架构
单3.3V电源
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
JEDEC标准的100 TQFP和119 BGA封装
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1350F是3.3V ， 128K ×36的同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1350F配备了先进
无总线延迟 （ NOBL ）逻辑才能启用consec-
utive读/写操作的数据传送上
每个时钟周期。该功能极大地提高了
吞吐量SRAM的，特别是在需要的系统
频繁的读/写转换。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，拉高时，暂停运行，延长
先前时钟周期。来自时钟最大接入延迟
上升为2.8纳秒（ 200 - MHz器件）
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
.
逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05305修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月19日
CY7C1350F
.
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
225兆赫
2.6
290
40
200兆赫
2.8
265
40
166兆赫
3.5
240
40
133兆赫
4.0
225
40
100兆赫
4.5
205
40
单位
ns
mA
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
引脚配置
NC / 18M
NC / 9M
100引脚TQFP
ADV / LD
BW
D
BW
C
BW
B
BW
A
CE
1
CE
2
CE
3
V
DD
V
SS
CEN
CLK
WE
OE
A
A
A
82
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
字节
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
BYTE
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100
81
80
79
78
77
76
75
74
73
72
71
70
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
一个字节
BYTE B
CY7C1350F
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
A
49
A
模式
V
DD
A
1
A
0
V
SS
NC / 72M
NC / 288M
NC / 144M
NC / 36M
A
A
A
A
A
A
A
A
文件编号： 38-05305修订版**
A
50
第16页2
CY7C1350F
引脚配置
（续）
119球BGA焊球
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC / 72M
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
V
SS
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
NC / 18M
ADV / LD
V
DD
NC
CE
1
OE
NC / 9M
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
V
SS
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC / 36M
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
引脚德网络nitions
名字
A0, A1, A
119BGA
P4,N4,A2,
A3,A5,A6,
B3,B5,C2,
C3,C5,C6,
R2,R6,T3,
T4,T5
L5,G5,
G3,L3
H4
TQFP
37,38,32,
33,34,35,
44,45,46,
47,48,49,
50,81,82,
99,10
93,94,
95,96
88
I / O
输入 -
同步
描述
用于选择的128K地址位置中的一个地址输入。
采样在CLK的上升沿。一
[1:0]
被馈送到2位的脉冲串
计数器。
BW
[A ：D ]
WE
输入 -
同步
输入 -
同步
输入 -
同步
字节写输入，低电平有效。
合格与我们进行写操作
到SRAM中。采样在CLK的上升沿。
写使能输入，低电平有效。
采样在CLK的上升沿
如果CEN为低电平有效。此信号必须置为低电平以启动
写序。
前进/负载输入。
用于推进的芯片上地址计数器
或装入一个新的地址。当高（和CEN为低电平）的
内部突发计数器是先进的。低电平时，一个新的地址可以是
装入装置的接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK
有资格与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。
使用与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。
使用与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。
使用与CE联
1
和CE
2
选择/取消选择该设备。
ADV / LD
B4
85
CLK
CE
1
CE
2
CE
3
K4
E4
B2
B6
89
98
97
92
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
文件编号： 38-05305修订版**
第16页3
CY7C1350F
引脚德网络nitions
名字
OE
119BGA
F4
TQFP
86
I / O
描述
输入 -
输出使能，异步输入，低电平有效。
结合
设备内部异步同步逻辑块的控制的方向
在I / O引脚。当低时，I / O引脚被允许表现为输出。
当拉高高， I / O引脚三态，并作为输入数据
销。写序列的数据部分期间OE被屏蔽，在
从取消选定状态时出现的第一时钟，该设备时
已被取消。
输入 -
同步
时钟使能输入，低电平有效。
当置为低电平的时钟显
最终由SRAM的认可。当拉高高的时钟
信号被屏蔽。由于拉高CEN不会取消选择该设备，
岑可用于在需要时扩展的前一周期。
CEN
M4
87
ZZ
T7
64
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个
异步非时间关键的“休眠”状态与数据完整性保护。中
正常工作时，该引脚可以连接到Vss或悬空。
I / O-
同步
双向数据I / O线。
作为输入，它们馈入一个片上的数据
的寄存器，是由CLK的上升沿触发。作为输出，他们
提供包含在由AD-指定的存储单元中的数据
在读周期的时钟的上升穿衣。引脚方向
由OE和内部控制逻辑来控制。当OE是断言
低时，销可以表现为输出。当HIGH ， DQ
s
和DQP
X
是
置于三态条件。输出是自动
写过程的数据部分中三态，在第一
时钟从取消选择状态出现，而当装置是当
取消选择，无论OE的状态。
双向数据奇偶校验I / O线。
在功能上，这些信号是
相同的DQ
s
。在写序列， DQP
[A ：D ]
通过控制
BW
[A ：D ]
水涨船高。
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
or
悬空选择交错突发序列。
电源输入到该装置的核心。
电源为I / O电路。
的DQ
K6,K7,L6,
L7,M6,N6,
N7,P7,D7,
E6,E7,F6,
G6,G7,H6,
H7,D1,E1,
E2,F2,G1,
G2,H1,H2,
K1,K2,L1,
L2,M2,N1,
N2,P1
P6,D6,
D2,P2
R3
52,53,56,
57,58,59,
62,63,68,
69,72,73,
74,75,78,
79,2,3,6,
7,8,9,12,
13,18,19,
22,23,23,
24,25,28,
29
51,80,
1,30
31
DQP
[A ：D ]
I / O-
同步
输入
表带针
电源
I / O电源
供应
模式
V
DD
V
DDQ
C4,J2,
J4,J6,R4
15,16,41,
65,66,91
A 1， A 7 ， F 1， 4,11,14 ，
F7 ， J1 ， J7 ， 20,27,54 ，
M1,M7,U1,
61,70
U7
D3， D5 ，E3， 5,10,17,2
E5 ，F3， F5 1,26,40,5
H3 ，H5， J 3 ， 5,60,67 ，
J5 ，K3， K5， 71,76,90
M3,M5,N3,
N5,P3,P5
A4,B1,B7,
C1,C7,D4,
G4,L4,R1,
R5,R7,T1,
T2,T6,U6
38,39,42,
43,83,84
V
SS
地
地面的装置。
NC
未连接。
内部没有连接到芯片。
9M ， 18M ， 36M ， 72M ， 144M和288M的地址扩展插针
该装置和将被用作地址管脚在各自densi-
关系。
文件编号： 38-05305修订版**
第16页4
CY7C1350F
介绍
功能概述
该CY7C1350F是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为2.8纳秒（ 200 -MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
将输出三态，在下一个时钟的上升。
突发读访问
该CY7C1350F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
文件编号： 38-05305修订版**
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现上的DQ的数据和
DQP
[A ：D ]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升提交的DQ和DQP的数据
[A ：D ]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BW
[A ：D ]
信号。该CY7C1350F提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。字节写入功能已被列入为
极大地简化了读/修改/写的序列，它可以是
减少到简单的字节写操作。
由于CY7C1350F是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）之前，可以拉高高
提交数据到DQS和DQP
[A ：D ]
输入。这样做会
三态输出驱动器。为安全起见， DQS和
DQP
[A ：D ]
自动数据在三态
写周期部分，无论OE的状态。
突发写入访问
该CY7C1350F有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始
地址，如单写访问部分描述
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BW
[A ：D ]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
和CE
3
，必须保持非活动状态
在t的持续时间
ZZREC
之后， ZZ输入返回低电平。
第16页5
QQ：2880707522 复制
