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327
CY7C1328A/GVT71256F18
CY7C1348A/GVT71128F36
128K ×36 / 256K ×18
同步流水线高速缓存RAM
特点
快速访问时间： 3.5 ， 3.8 ，和4.0纳秒
快速的时钟速度： 166 ， 150 ， 133 ，和117 MHz的
提供高性能3-1-1-1接入速率
快速OE访问时间： 3.5纳秒和3.8纳秒
最佳性能（双循环芯片取消选择，
深度扩展无等待状态）
3.3V -5 ％到+ 10 ％核心供电
2.5V或3.3V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SSQ
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
高密度，高速包
和一个2位计数器，用于内部突发操作。所有同步的
知性输入由通过一个位置控制寄存器控
略去沿触发时钟输入（CLK） 。同步IN-
看跌期权，包括所有地址，所有的数据输入，地址流水线
芯片使能（ CE ） ，深度扩展芯片使能（ CE2和
CE2 ） ，突发控制输入（ ADSC ， ADSP和ADV ） ，恩写
冷杉（ BW1 ， BW2 ， BW3 ， BW4和BWE ）和全局写
（GW） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，使
通过OE ，也都是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
到4个字节宽，由写控制输入控制。
单个字节写入允许写入单个字节。 BW1
控制DQ1 - DQ8和DQP1 。 BW2控制DQ9 - DQ16和
DQP2 。 BW3控制DQ17 - DQ24和DQP3 。 BW4控制
DQ25 - DQ32和DQP4 。 BW1 ， BW2 ， BW3 ，和BW4可
只有主动与BWE为低。 GW是低会导致所有
字节写入。写直通功能使令状
10数据提供了紧邻读取输出
周期。该器件还集成了流水线使能电路
简单的深度扩展，而不惩罚系统性能。
该CY7C1348A / GVT71128F36 / CY7C1328A / GVT71256F18
从+ 3.3V核心供电，所有输出工作OP-
中心提供全方位的A + 2.5V电源。所有的输入和输出JEDEC
标准JESD8-5兼容。该装置特别适用于
486 ，奔腾， 680x0上，和PowerPC 系统和系
统受益于一个宽的同步数据总线。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的三
PLE层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
该
CY7C1348A/GVT71128F36
和
CY7C1328A/
GVT71256F18 SRAM整合262,144x18和131,072x36
SRAM单元有先进同步外围电路
选购指南
7C1328A-166
71256F18-3
7C1348A-166
71128F36-3
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
Pentium是Intel Corporation的注册商标。
PowerPC是国际商业机器公司，公司的注册商标。
7C1328A-150
71256F18-4
7C1348A-150
71128F36-4
3.8
400
10
7C1328A-133
71256F18-5
7C1348A-133
71128F36-5
4.0
375
10
7C1328A-117
71256F18-6
7C1348A-117
71128F36-6
4.0
350
10
3.5
425
10
赛普拉斯半导体公司
文件编号： 38-05152牧师* B
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2003年1月19日
CY7C1328A/GVT71256F18
CY7C1348A/GVT71128F36
功能框图， 128Kx36
[1]
1字节写
BW1#
BWE ＃
CLK
D
Q
字节2写
BW2#
D
Q
GW ＃
字节3写
BW3#
D
Q
4字节写
BW4#
D
Q
4字节写
字节3写
输出缓冲器
字节2写
1字节写
DQ1-DQ32,
DQP1,DQP2
DQp3,DQp4
CE＃
CE2
CE2#
OE ＃
ZZ
掉电逻辑
启用
D
Q
D
Q
ADSP ＃
A16-A2
ADSC ＃
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
输入
注册
地址
注册
128K ×9× 4
SRAM阵列
产量
注册
D
Q
功能框图， 256Kx18
[1]
WEH ＃
BWE ＃
高字节
写
D
Q
WEL ＃
GW ＃
CE＃
CE2
CE2#
ZZ
OE ＃
ADSP ＃
掉电逻辑
低字节
写
D
Q
罗字节写
喜字节写
输出缓冲器
启用
D
Q
D
Q
输入
注册
A17-A2
ADSC ＃
地址
注册
256K ×9× 2
SRAM阵列
产量
注册
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
D
Q
DQ1-
DQ16,
DQP1,
DQP2
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05152牧师* B
分页： 13 2
CY7C1328A/GVT71256F18
CY7C1348A/GVT71128F36
销刀豆网络gurations
100引脚TQFP
顶视图
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
V
CC
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
A6
A7
CE
CE2
NC
NC
WEH
WEL
CE2
V
CC
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
DQP2
DQ16
DQ15
V
CCQ
V
SSQ
DQ14
DQ13
DQ12
DQ11
V
SSQ
V
CCQ
DQ10
DQ9
V
SS
NC
V
CC
ZZ
DQ8
DQ7
V
CCQ
V
SSQ
DQ6
DQ5
DQ4
DQ3
V
SSQ
V
CCQ
DQ2
DQ1
DQP1
NC
NC
NC
V
CCQ
V
SSQ
NC
NC
DQ9
DQ10
V
SSQ
V
CCQ
DQ11
DQ12
NC
V
CC
NC
V
SS
DQ13
DQ14
V
CCQ
V
SSQ
DQ15
DQ16
DQP2
NC
V
SSQ
V
CCQ
NC
NC
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
DQP3
DQ17
DQ18
V
CCQ
V
SSQ
DQ19
DQ20
DQ21
DQ22
V
SSQ
V
CCQ
DQ23
DQ24
NC
V
CC
NC
V
SS
DQ25
DQ26
V
CCQ
V
SSQ
DQ27
DQ28
DQ29
DQ30
V
SSQ
V
CCQ
DQ31
DQ32
DQP4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1348A/GVT71128F36
（ 128K ×36 ）
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1328A/GVT71256F18
（ 256K ×18 ）
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A10
NC
NC
V
CCQ
V
SSQ
NC
DQP1
DQ8
DQ7
V
SSQ
V
CCQ
DQ6
DQ5
V
SS
NC
V
CC
ZZ
DQ4
DQ3
V
CCQ
V
SSQ
DQ2
DQ1
NC
NC
V
SSQ
V
CCQ
NC
NC
NC
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
模式
A5
A4
A3
A2
A1
A0
NC
NC
V
SS
V
CC
NC
NC
A10
A11
A12
A13
A14
A15
A16
文件编号： 38-05152牧师* B
模式
A5
A4
A3
A2
A1
A0
NC
NC
V
SS
V
CC
NC
NC
A15
A14
A13
A12
A11
A16
A17
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第13 3
CY7C1328A/GVT71256F18
CY7C1348A/GVT71128F36
引脚说明
名字
A0
A1
A2–A17
（ A17为X18 ）
TYPE
输入 -
同步
描述
地址：这些输入注册和必须满足设置和保持周围的倍
上升CLK的边缘。突发计数器产生与A0和相关的内部地址
A1 ，在突发周期和等待周期。
字节写使能：字节写使能为低表示写周期和高表示读
周期。 BW1控制DQ1 - DQ8和DQP1 。 BW2控制DQ9 - DQ16和DQP2 。 BW3 CON-
trols DQ17 - DQ24和DQP3 。 BW4控制DQ25 - DQ32和DQP4 。数据I / O高im-
pedance如果这两个输入都是低电平，由BWE为低空调。 BW1等于
WEL和BW2等于WEH为X18设备。
写使能：此低电平输入门字节写操作，并且必须满足的建立
和保持时间周围CLK的上升沿。
全局写：此低电平输入允许一个完整的38位（ 18位的X18设备）写入发生
周围的独立的BWE和BWN线路，并且必须满足建立时间和保持时间
上升CLK的边缘。
时钟：这个信号寄存器的地址，数据，芯片启用，写控制和突发控制
输入的上升沿。所有同步输入必须满足建立和保持周围的时代
时钟的上升沿。
芯片使能：此低电平输入用于使能设备和门ADSP 。
芯片使能：此低电平输入用于启动设备。
芯片使能：此高电平输入，用来使能的设备。
输出使能：此低电平有效的异步输入使能数据输出驱动器。
处理进展：该低电平输入，用于控制所述内部串计数器。一个高
该引脚上产生等待周期（无地址提前） 。
地址状态处理器：此低电平输入，以及CE为低，导致新
外部地址进行登记和一个读周期是使用新地址发起的。
地址状态控制器：此低电平输入，使装置被取消或选择
随着新的外部地址进行注册。一个读或写周期开始depend-
荷兰国际集团在写控制输入。
模式：输入选择的突发序列。的低电平引脚选择线性突发。数控或
高在这个引脚选择交错突发。
贪睡：此高电平输入使器件进入低功耗待机模式。为
正常运行时，此输入必须是低或NC （无连接） 。
数据输入/输出：字节一个是DQ1 - DQ8 。字节二是DQ9 - DQ16 。字节3是
DQ17 - DQ24 。字节4是DQ25 - DQ32 。输入数据必须满足建立和保持时间左右
CLK的上升沿。 X18只有两个字节（字节1和字节2 ） 。
BW1
BW2
BW3
BW4
BWE
GW
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
STATIC
输入 -
异步
输入/
产量
CLK
CE
CE2
CE2
OE
ADV
ADSP
ADSC
模式
ZZ
DQ1–8
DQ9–16
DQ17–24
DQ25–32
DQP1–
DQP4
V
CC
V
SS
V
CCQ
V
SSQ
NC
输入/
产量
供应
地
I / O电源
I / O接地
-
奇偶校验输入/输出： DQP1是奇偶校验位DQ1 - DQ8和DQP2是奇偶校验位DQ9 - DQ16 。
DQP3是奇偶校验位DQ17 - DQ24和DQP4是奇偶校验位DQ25 - DQ32 。
电源： + 3.3V -5 ％至+ 10 ％ 。
接地：接地。
输出缓冲器电源： + 2.5V （从2.375V至V
CC
).
输出缓冲器接地：接地。
无连接：这些信号没有内部连接。用户可以将它们连接到V
CC
, V
SS
,
或任何信号。他们可以悬空浮动。
文件编号： 38-05152牧师* B
第13 4
CY7C1328A/GVT71256F18
CY7C1348A/GVT71128F36
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
真值表
[2, 3, 4, 5, 6, 7, 8]
手术
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2 CE2 ADSP
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
ADSC
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
写
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
OE
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
CLK
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
注意事项：
2. X = “不在乎。 ”H =逻辑高电平。 L =逻辑低电平。
写= L手段[ BWE + BWA * BWB ] * GW等于低。写= H手段[ BWE + BWA * BWB ] * GW等于高。
3. BWA使写入DQA 。 BWB能写DQB 。
4.除OE所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.暂停爆裂产生等待周期。
6.对于下面的读操作的写操作中，操作环境必须为高电平的输入数据所需的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
7.此设备包含的电路，以确保输出将在高阻电期间。
8. ADSP LOW随着芯片被选中始终启动一个读周期，在CLK的LH边缘。写周期可以通过设置写低位的执行
随后的等待周期的CLK L-H边缘。请参阅写时序图进行澄清。
文件编号： 38-05152牧师* B
第13个5
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CY29948AIT
CD74HC4515MG4
CWR06JB155MB
COP8SGR028L7
CY7C68013A_06
CPA-4-2003
CDRH73-561
C052G102G2G5CR
C192G102D2CK5CP
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    -
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    -
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电话：13910052844（微信同步）
联系人：刘先生
地址：海淀区增光路27号院增光佳苑2号楼1单元1102室
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