CY7C1347F
4兆位（ 128K ×36 ）流水线同步SRAM
特点
完全注册的输入和输出管线能操作
ATION
128K由36个通用I / O架构
3.3V核心供电
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP ， 119引脚BGA和
165引脚FBGA封装
“ZZ”睡眠模式选项和停止时钟选项
可在工业和商业温度
范围
功能说明
[1]
该CY7C1347F是3.3V ， 128K 36同步流水线
SRAM设计，支持零等待状态的二级缓存
以最小的胶合逻辑。
CY7C1347F I / O引脚可以在无论是2.5V或3.3V的操作
水平， I / O引脚3.3V宽容当V
DDQ
= 2.5V.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延是2.6纳秒（ 250 - MHz的
设备）
CY7C1347F支持或者交错突发序列
所使用的Intel Pentium处理器或线性脉冲串顺序
所使用的处理器，如PowerPC的
。爆
序列是通过MODE引脚选择。访问即可
通过确认的地址选通脉冲启动
处理器（ ADSP ）或控制器的地址选通
（ ADSC ）在时钟的上升。通过突发地址进展
序列由ADV输入控制。片上2位
概括突发计数器捕获的第一个地址在突发
序列和自动递增地址
其余的突发访问。
字节写操作均合格的四个字节写入
选择（ BW
[A ：D ]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写的进行
电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了提供
在深度扩展正确的数据， OE是在掩盖
从取消选择新兴的读周期的第一个时钟时，
状态。
逻辑框图
A0, A1, A
地址
注册
2
A
[1:0]
模式
ADV
CLK
Q1
ADSC
ADSP
BW
D
DQ
D ,
DQP
D
字节
写注册
DQ
C ,
DQP
C
字节
写注册
DQ
B ,
DQP
B
字节
写注册
DQ
A ,
DQP
A
字节
写注册
BURST
计数器
CLR
和
Q0
逻辑
DQ
D
， DQP
D
字节
写入驱动器
DQ
C ,
DQP
C
字节
写入驱动器
DQ
B ,
DQP
B
字节
写入驱动器
DQ
A ,
DQP
A
字节
写入驱动器
BW
C
内存
ARRAY
SENSE
安培
产量
注册
产量
缓冲器
E
BW
B
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
启用
注册
流水线
启用
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05213牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月9日
CY7C1347F
选购指南
-250
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
-225
2.6
290
40
-200
2.8
265
40
-166
3.5
240
40
-133
4.0
225
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
A
A
CE
1
CE
2
BW
D
BW
C
BW
B
BW
A
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
字节
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1347F
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
文件编号： 38-05213牧师* D
模式
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第19 2
CY7C1347F
引脚德网络nitions
（ BGA ， FBGA ）
名字
(100TQFP)
名字
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的128K地址位置中的一个地址输入。
采样
在CLK的上升沿，如果ADSP或ADSC是低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
馈送的2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ：D ]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
A
0,
A
1,
A
BW
A,
BW
B,
BW
C,
BW
D
GW
A
[16:0]
BW
[A ：D ]
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， I / O
引脚三态，并作为输入数据引脚。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
同步
输入 -
同步
超前输入信号，采样在CLK的上升沿。
当断言，它
自动递增的猝发周期的地址。
地址选通从处理器，采样在CLK的上升沿。
当
断言的呈现给设备LOW时，地址被捕获在地址
寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。 ASDP被忽略时， CE
1
被拉高
高。
地址选通从控制器，取样在CLK的上升沿。
当
断言的呈现给设备LOW时，地址被捕获在地址
寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。
ADV
ADSP
ADV
ADSP
ADSC
ADSC
输入 -
同步
ZZ
ZZ
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键
异步“休眠”状态与数据的完整性保护。正常工作时，该引脚
为低电平或悬空。 ZZ引脚具有内部上拉下来。
I / O-
同步
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
时钟上升沿读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。高电平时， DQS和DQPs是
置于三态条件。
电源输入到该装置的核心。
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。模式引脚有一个内部上拉电阻。
未连接。
DQ
A,
DQ
B
的DQ
DQPs
DQ
C,
DQ
D
DQP
A,
DQP
B,
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
模式
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
NC
NC
文件编号： 38-05213牧师* D
第19 4
CY7C1347F
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为2.6纳秒
（ 250 - MHz器件） 。
该CY7C1347F支持系统的二级缓存
利用线性或交错突发序列。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
与无论是从处理器的地址选通脉冲启动
（ ADSP ）或控制器（ ADSC ）的地址选通。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[16:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在2.6纳秒（ 250 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
[A ：D ]
）和ADV输入是
在这第一个周期忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
提交的DQ和DQPs输入数据被写入到
在RAM芯相应的地址位置。如果是GW
高，则写操作被BWE控制和
文件编号： 38-05213牧师* D
BW
[A ：D ]
信号。该CY7C1347F提供字节写
这是在写周期说明表中描述的能力。
断言字节写使能输入（ BWE ）的选择
字节写（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[A ：D ]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的，提交的DQ和DQPs的数据被写入
入在RAM核心的相应地址位置。如果一个
字节写入时进行的，只有被选中的字节写入。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
突发序列
该CY7C1347F提供一个二位计数器回绕，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
第19 5
CY7C1347F
4兆位（ 128K ×36 ）流水线同步SRAM
特点
完全注册的输入和输出管线能操作
ATION
128K由36个通用I / O架构
3.3V核心供电
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP ， 119引脚BGA和
165引脚FBGA封装
“ZZ”睡眠模式选项和停止时钟选项
可在工业和商业温度
范围
功能说明
[1]
该CY7C1347F是3.3V ， 128K 36同步流水线
SRAM设计，支持零等待状态的二级缓存
以最小的胶合逻辑。
CY7C1347F I / O引脚可以在无论是2.5V或3.3V的操作
水平， I / O引脚3.3V宽容当V
DDQ
= 2.5V.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延是2.6纳秒（ 250 - MHz的
设备）
CY7C1347F支持或者交错突发序列
所使用的Intel Pentium处理器或线性脉冲串顺序
所使用的处理器，如PowerPC的
。爆
序列是通过MODE引脚选择。访问即可
通过确认的地址选通脉冲启动
处理器（ ADSP ）或控制器的地址选通
（ ADSC ）在时钟的上升。通过突发地址进展
序列由ADV输入控制。片上2位
概括突发计数器捕获的第一个地址在突发
序列和自动递增地址
其余的突发访问。
字节写操作均合格的四个字节写入
选择（ BW
[A ：D ]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写的进行
电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了提供
在深度扩展正确的数据， OE是在掩盖
从取消选择新兴的读周期的第一个时钟时，
状态。
逻辑框图
A0, A1, A
地址
注册
2
A
[1:0]
模式
ADV
CLK
Q1
ADSC
ADSP
BW
D
DQ
D ,
DQP
D
字节
写注册
DQ
C ,
DQP
C
字节
写注册
DQ
B ,
DQP
B
字节
写注册
DQ
A ,
DQP
A
字节
写注册
BURST
计数器
CLR
和
Q0
逻辑
DQ
D
， DQP
D
字节
写入驱动器
DQ
C ,
DQP
C
字节
写入驱动器
DQ
B ,
DQP
B
字节
写入驱动器
DQ
A ,
DQP
A
字节
写入驱动器
BW
C
内存
ARRAY
SENSE
安培
产量
注册
产量
缓冲器
E
BW
B
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
启用
注册
流水线
启用
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05213牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月9日
CY7C1347F
选购指南
-250
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
-225
2.6
290
40
-200
2.8
265
40
-166
3.5
240
40
-133
4.0
225
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
A
A
CE
1
CE
2
BW
D
BW
C
BW
B
BW
A
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
字节
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1347F
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
文件编号： 38-05213牧师* D
模式
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第19 2
CY7C1347F
引脚德网络nitions
（ BGA ， FBGA ）
名字
(100TQFP)
名字
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的128K地址位置中的一个地址输入。
采样
在CLK的上升沿，如果ADSP或ADSC是低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
馈送的2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ：D ]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
A
0,
A
1,
A
BW
A,
BW
B,
BW
C,
BW
D
GW
A
[16:0]
BW
[A ：D ]
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， I / O
引脚三态，并作为输入数据引脚。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
同步
输入 -
同步
超前输入信号，采样在CLK的上升沿。
当断言，它
自动递增的猝发周期的地址。
地址选通从处理器，采样在CLK的上升沿。
当
断言的呈现给设备LOW时，地址被捕获在地址
寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。 ASDP被忽略时， CE
1
被拉高
高。
地址选通从控制器，取样在CLK的上升沿。
当
断言的呈现给设备LOW时，地址被捕获在地址
寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。
ADV
ADSP
ADV
ADSP
ADSC
ADSC
输入 -
同步
ZZ
ZZ
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键
异步“休眠”状态与数据的完整性保护。正常工作时，该引脚
为低电平或悬空。 ZZ引脚具有内部上拉下来。
I / O-
同步
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
时钟上升沿读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。高电平时， DQS和DQPs是
置于三态条件。
电源输入到该装置的核心。
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。模式引脚有一个内部上拉电阻。
未连接。
DQ
A,
DQ
B
的DQ
DQPs
DQ
C,
DQ
D
DQP
A,
DQP
B,
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
模式
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
NC
NC
文件编号： 38-05213牧师* D
第19 4
CY7C1347F
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为2.6纳秒
（ 250 - MHz器件） 。
该CY7C1347F支持系统的二级缓存
利用线性或交错突发序列。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
与无论是从处理器的地址选通脉冲启动
（ ADSP ）或控制器（ ADSC ）的地址选通。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[16:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在2.6纳秒（ 250 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
[A ：D ]
）和ADV输入是
在这第一个周期忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
提交的DQ和DQPs输入数据被写入到
在RAM芯相应的地址位置。如果是GW
高，则写操作被BWE控制和
文件编号： 38-05213牧师* D
BW
[A ：D ]
信号。该CY7C1347F提供字节写
这是在写周期说明表中描述的能力。
断言字节写使能输入（ BWE ）的选择
字节写（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[A ：D ]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的，提交的DQ和DQPs的数据被写入
入在RAM核心的相应地址位置。如果一个
字节写入时进行的，只有被选中的字节写入。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
突发序列
该CY7C1347F提供一个二位计数器回绕，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
第19 5
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