327
CY7C1347D
128K ×36的同步流水线高速缓存SRAM
特点
快速访问时间： 2.5和3.5纳秒
快速的时钟速度： 250 ， 225 ， 200 ，和166 MHz的
1.5纳秒的建立时间和0.5 ns的保持时间
快速OE访问时间： 2.5纳秒和3.5纳秒
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％电源
3.3V或2.5V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
JTAG边界扫描
JEDEC标准引脚
低调的119引脚， 14毫米x 22毫米BGA （球栅
阵列）和100引脚TQFP封装
该CY7C1347D SRAM整合131,072 ×36的SRAM单元
有先进同步外围电路和一个2位的
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（CLK） 。同步输入包括所有的寻址
ES ，所有的数据输入，地址流水线芯片使能（ CE ） ，
深度扩展芯片使能（ CE2和CE2 ） ，突发控制
输入（ ADSC ， ADSP和ADV ） ，写入启用（ BWA ， BWB ，
BWC ， BWD和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，使
通过OE ，也都是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。 Indi-
维杜阿尔字节写入允许写入单个字节。 BWA CON-
trols DQA 。 BWB控制DQB 。 BWC控制DQC 。 BWD CON-
trols DQD 。 BWA ， BWB ， BWC和BWD可以活动只
BWE为低。 GW是低会导致所有的字节是令状
10 。
四个引脚用于实现JTAG测试功能：测试
模式选择（TMS ） ，测试数据输入（ TDI），测试时钟（TCK ）和
测试数据输出（ TDO ） 。 JTAG电路用于串行移位
数据和从该装置。 JTAG投入使用LVTTL / LVCMOS
各级要在这种操作模式下的测试数据转移。
该CY7C1347D工作于+ 3.3V电源。所有IN-
放和输出的LVTTL兼容
功能说明
这赛普拉斯同步突发SRAM采用高速，
低功耗CMOS设计采用先进的三层
多晶硅，双层金属技术。每个存储器单元
包括四个晶体管和两个高值电阻器。
选购指南
CY7C1347D-250
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
2.5
450
10
CY7C1347D-225
2.5
400
10
CY7C1347D-200
2.5
360
10
CY7C1347D-166
3.5
300
10
赛普拉斯半导体公司
文件编号： 38-05022修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年6月6日
CY7C1347D
功能框图， CY7C1347D
[1]
字节中写
BWA ＃
BWE ＃
CLK
D
Q
BYTE B写
BWB ＃
D
Q
GW ＃
BYTE C写的
BWC ＃
D
Q
BYTE d写
BWD ＃
D
Q
BYTE d写
BYTE B写
字节中写
DQA ， DQB
DQC ， DQD
BYTE C写的
输出缓冲器
CE＃
CE2
CE2#
OE ＃
ZZ
掉电逻辑
启用
D
Q
D
Q
ADSP ＃
A
15
输入
注册
地址
注册
128K ×9× 4
SRAM阵列
ADSC ＃
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
产量
注册
D
Q
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05022修订版**
分页： 24 2
CY7C1347D
CY7C1347D引脚说明
BGA引脚
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 2R ，6R，
3T, 4T, 5T
5L
5G
3G
3L
4M
QFP引脚
37
36
35, 34, 33, 32,
100, 99, 82, 81,
44, 45, 46, 47,
48, 49, 50
93
94
95
96
87
名字
A0
A1
A
TYPE
输入 -
同步
描述
地址：这些输入注册的，必须符合
建立和保持周围CLK的上升沿时间。爆
计数器产生与A0和相关的内部地址
A1 ，在突发周期和等待周期。
BWA
BWB
BWC
BWD
BWE
输入 -
同步
写字节：写字节写为低表示写周期为高电平
一个读周期。 BWA控制DQA 。 BWB控制DQB 。 BWC
控制DQC 。 BWD控制DQD 。数据I / O为高阻抗
如果这两个输入都是低电平，通过空调被BWE
低。
写使能：此低电平输入门字节写操作
tions和必须满足设置和保持周围的倍
上升CLK的边缘。
全局写：此低电平输入允许一个完整的36位写
出现独立的BWE和BWN线和绝
满足建立和保持周围CLK的上升缘时间。
时钟：这个信号寄存器的地址，数据，芯片启用，
写在其上升沿控制和突发控制输入。所有
同步输入必须满足建立和保持时间左右
在时钟的上升沿。
芯片使能：此低电平输入用于启用
设备及门ADSP 。
芯片使能：此低电平输入用于启用
装置。
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
SS.
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
CC.
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
SS
或V
CC.
IEEE 1149.1测试输出。 LVTTL电平输出。如果JTAG功能是
不使用时，此引脚应断开。
无连接：这些信号没有内部连接。
输入 -
同步
输入 -
同步
输入 -
同步
4H
88
GW
4K
89
CLK
4E
6B
2U
2U
3U
98
92
38
39
43
CE
CE2
TMS
TDI
TCK
输入 -
同步
输入 -
同步
输入
输入
输入
5U
图1B ，图7B， 1C ，7C
如图4D所示， 3J， 5J ，4L，
1R，5R， 7R ，1T，
2T ， 6T ， 6U
42
14, 16, 66
TDO
NC
产量
-
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
文件编号： 38-05022修订版**
第24个5
CY7C1347D
128K ×36的同步流水线高速缓存SRAM
特点
快速存取时间： 2.5和3.5纳秒
快速的时钟速度： 250 ， 225 ， 200 ，和166 MHz的
1.5 ns的建立时间和0.5 ns的保持时间
快速OE访问时间： 2.5纳秒和3.5纳秒
优化的深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％电源
3.3V或2.5V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三个芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
用于便携式应用的自动断电
JTAG边界扫描
?? JEDEC标准引脚
薄型119引脚， 14毫米x 22毫米BGA （球栅
阵列）和100引脚TQFP封装
功能说明
这赛普拉斯同步突发SRAM采用高速，
低功耗CMOS设计采用先进的三层
多晶硅，双层金属技术。每个存储器单元
包括四个晶体管和两个高值电阻器。
该CY7C1347D SRAM整合131,072 ×36的SRAM单元
有先进同步外围电路和一个2位的
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE ） ，深度扩展芯片使能（ CE2和CE2 ） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BWA ，
BWB ， BWC ， BWD和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，使
通过OE ，也都是异步的。
地址和芯片使注册的任
地址状态处理器（ ADSP ）或地址状态
控制器（ ADSC ）输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。
单个字节写入允许写入单个字节。 BWA
控制DQA 。 BWB控制DQB 。 BWC控制DQC 。 BWD
控制DQD 。 BWA ， BWB ， BWC和BWD只能是积极的
与BWE为低。 GW是低会导致所有的字节是
写的。
四个引脚用于实现JTAG测试功能：测试
模式选择（TMS ） ，测试数据输入（ TDI），测试时钟（TCK ）和
测试数据输出（ TDO ） 。 JTAG电路用于串行移位
数据和从该装置。 JTAG投入使用LVTTL / LVCMOS
各级要在这种操作模式下的测试数据转移。
该CY7C1347D工作于+ 3.3V电源。所有
输入和输出都是LVTTL兼容
选购指南
CY7C1347D-250
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
2.5
450
10
CY7C1347D-225
2.5
400
10
CY7C1347D-200
2.5
360
10
CY7C1347D-166
3.5
300
10
赛普拉斯半导体公司
文件编号： 38-05022牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的二〇〇四年三月三十零日
CY7C1347D
功能框图， CY7C1347D
[1]
字节中写
BWA ＃
BWE ＃
CLK
D
Q
BYTE B写
BWB ＃
D
Q
GW ＃
BYTE C写的
BWC ＃
D
Q
BYTE d写
BWD ＃
D
Q
BYTE d写
BYTE B写
字节中写
DQA ， DQB
DQC ， DQD
BYTE C写的
输出缓冲器
CE＃
CE2
CE2#
OE ＃
ZZ
掉电逻辑
启用
D
Q
D
Q
ADSP ＃
A
ADSC ＃
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
15
输入
注册
地址
注册
128K ×9× 4
SRAM阵列
产量
注册
D
Q
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05022牧师* D
第21 2
CY7C1347D
销刀豆网络gurations
（续）
119球BGA
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQC
DQC
V
CCQ
DQC
DQC
V
CCQ
DQD
DQD
V
CCQ
DQD
DQD
NC
NC
V
CCQ
2
A
CE2
A
DQC
DQC
DQC
DQC
DQC
V
CC
DQD
DQD
DQD
DQD
DQD
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
CC
NC
CE
OE
ADV
GW
V
CC
CLK
NC
BWE
A1
A0
V
CC
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE2
A
DQB
DQB
DQB
DQB
DQB
V
CC
DQA
DQA
DQA
DQA
DQA
A
NC
NC
7
V
CCQ
NC
NC
DQB
DQB
V
CCQ
DQB
DQB
V
CCQ
DQA
DQA
V
CCQ
DQA
DQA
NC
ZZ
V
CCQ
CY7C1347D引脚说明
BGA引脚
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 2R ，6R，
3T, 4T, 5T
5L
5G
3G
3L
4M
QFP引脚
37
36
35, 34, 33, 32,
100, 99, 82, 81,
44, 45, 46, 47,
48, 49, 50
93
94
95
96
87
名字
A0
A1
A
TYPE
输入 -
同步
描述
地址：这些输入注册的，必须符合
建立和保持周围CLK的上升沿时间。爆
计数器产生与A0和相关的内部地址
A1 ，在突发周期和等待周期。
BWA
BWB
BWC
BWD
BWE
输入 -
同步
写字节：写字节写为低表示写周期为高电平
一个读周期。 BWA控制DQA 。 BWB控制DQB 。 BWC
控制DQC 。 BWD控制DQD 。数据I / O为高阻抗
如果这两个输入都是低电平，通过空调被BWE
低。
写使能：此低电平输入门字节写操作
并且必须满足设置和保持周围的上升沿时间
的CLK 。
全局写：此低电平输入允许一个完整的36位写入
发生独立的BWE和BWN线路，并且必须满足
的设置和保持时间周围CLK的上升沿。
时钟：这个信号寄存器的地址，数据，芯片启用，
写在其上升沿控制和突发控制输入。所有
同步输入必须满足建立和保持时间左右
在时钟的上升沿。
芯片使能：此低电平输入用于启动设备
和门ADSP 。
芯片使能：此低电平输入用于启用
装置。
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
SS.
输入 -
同步
输入 -
同步
输入 -
同步
4H
88
GW
4K
89
CLK
4E
6B
2U
98
92
38
CE
CE2
TMS
输入 -
同步
输入 -
同步
输入
文件编号： 38-05022牧师* D
第21 4
CY7C1347D
CY7C1347D引脚说明
（续）
BGA引脚
2U
3U
QFP引脚
39
43
名字
TDI
TCK
TYPE
输入
输入
描述
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
CC.
IEEE 1149.1测试输入。 LVTTL电平输入。如果JTAG功能是
不使用时，此引脚可断开或连接到V
SS
或V
CC.
IEEE 1149.1测试输出。 LVTTL电平输出。如果JTAG功能是
不使用时，此引脚应断开。
无连接：这些信号没有内部连接。
5U
图1B ，图7B，图1C ，图7C，图4D，
3J， 5J ，4L， 1R，5R，
7R ，1T ，2T， 6T， 6U
42
14, 16, 66
TDO
NC
产量
–
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
真值表
[2, 3, 4, 5, 6, 7]
手术
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
CE
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
CE2 CE2 ADSP
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
ADSC
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
写
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
OE
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
CLK
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
注意事项：
2， X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。
写= L手段[ BWE + BWA BWB * * * BWC BWD ] * GW等于低。写= H手段[ BWE + BWA BWB * * * BWC BWD ] * GW等于高。 BWA能写
DQA 。 BWB能写DQB 。 BWC能写DQC 。 BWD能写DQD 。
3.除OE所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
4.暂停爆裂产生等待周期。
5.对于下面的读操作的写操作时， OE必须为高电平的输入数据所需要的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
6.本设备包含的电路，以确保输出将在高阻电期间。
7. ADSP LOW随着芯片被选中始终启动一个读周期，在CLK的LH边缘。写周期可以通过设置写低位的执行
随后的等待周期的CLK L-H边缘。请参阅写时序图进行澄清。
文件编号： 38-05022牧师* D
第21 5
QQ：2880707522 复制
