【1CY7C1347CY7C1347B128K ×36的同步流水线高速缓存RAM特点支持100 -MH】,IC型号CY7C1347B-166AC,CY7C1347B-166AC PDF资料,CY7C1347B-166AC经销商,ic,电子元器件-51电子网

1CY7C1347

CY7C1347B

128K ×36的同步流水线高速缓存RAM

特点

支持100 -MHz的总线Pentium和PowerPC

零等待状态操作

完全注册的输入和输出管线能操作

ATION

128K由36个通用I / O架构

3.3V核心供电

2.5V / 3.3V的I / O操作

快速时钟到输出时间

- 3.5纳秒（ 166 - MHz器件）

- 4.0纳秒（ 133 - MHz器件）

- 5.5纳秒（ 100 - MHz器件）

用户可选的突发计数器支持Intel养老金

氚交错或线性突发序列

独立的处理器和控制器地址选通

同步自定时写

异步输出使能

JEDEC标准的100引脚排列TQFP

“ ZZ ”睡眠模式选项和停止时钟选项

可在工业和商业温度

范围

该CY7C1347B I / O引脚可以在任的2.5V或操作

3.3V电平，在I / O引脚3.3V宽容当V

DDQ

= 2.5V.

所有同步输入通过输入寄存器控制

通过在时钟的上升沿。所有数据输出通过

输出寄存器的时钟的上升沿来控制。 MAX-

从时钟的上升imum接入时延是3.5纳秒（ 166 - MHz的

装置）。

该CY7C1347B支持或者交错突发SE-

quence使用的Intel Pentium处理器或线性猝发

序所使用的处理器，如PowerPC的。爆

序列是通过MODE引脚选择。访问即可

通过确认该处理器的地址选通脉冲启动

（ ADSP ）或控制器地址选通（ ADSC ）在时钟的上升。

通过突发序列地址的进步所配置

由ADV输入控制。 2位片上环绕爆

计数器捕获所述第一地址中的一个脉冲串序列和

自动递增地址突发的其余部分

访问。

字节写操作均合格的四个字节写入

选择（ BW

[3:0]

）输入。全局写使能（ GW ）覆盖

所有写字节输入和写入数据到所有的四个字节。所有的写操作

带有片上同步自定时写税务局局长的进行

cuitry 。

三个同步片选（ CE

，CE

）和一个

异步输出使能（OE ）为方便银行SE-

经文和输出三态控制。为了提供prop-

在深度扩展器的数据， OE是在第一屏蔽

从取消选择状态，当出现一个读周期的时钟。

功能说明

该CY7C1347B是3.3V ， 128K 36同步流水线

SRAM缓存设计，支持零等待状态的二次

高速缓存以最小的胶合逻辑。

逻辑框图

CLK

ADV

ADSC

ADSP

[16:0]

BWE

模式

[1;0]

) 2

BURST Q

CE计数器

CLR

地址

CE注册

DQ [31:24] ， DP [ 3 ]问

BYTEWRITE

DQ [23:16] ， DP [ 2 ] Q

BYTEWRITE

DQ [15：8 ] ，DP [1 ]问

BYTEWRITE

DQ [ 7 ： 0 ] ， DP [ 0 ]问

BYTEWRITE

ENABLE CE

128KX36

内存

ARRAY

D使能延时Q

睡觉

控制

产量

CLK

输入

CLK

[31:0]

[3:0]

Pentium和Intel是Intel Corporation的注册商标。

PowerPC是IBM公司的注册商标。

赛普拉斯半导体公司

3901北一街

圣荷西

CA 95134

408-943-2600

2001年3月11日

CY7C1347B

销刀豆网络gurations

100引脚TQFP

CLK

BWE

ADSC

ADSP

ADV

DDQ

SSQ

DDQ

SSQ

DDQ

100

BYTE2

BYTE3

CY7C1347B

DDQ

SSQ

DDQ

SSQ

DDQ

BYTE1

BYTE0

模式

CY7C1347B

销刀豆网络gurations

（续）

119球BGA

DDQ

DQP

模式

ADSP

ADSC

ADV

CLK

BWE

DQP

DDQ

选购指南

7C1347B-166

最大访问时间（纳秒）

最大工作电流（mA ）

最大的CMOS待机电流（mA ）

3.5

420

7C1347B-133

4.0

375

7C1347B-100

5.5

325

CY7C1347B

引脚德网络nitions

名字

[16:0]

I / O

输入 -

同步

输入 -

同步

输入 -

同步

输入 -

同步

输入时钟

输入 -

同步

输入 -

同步

输入 -

同步

输入 -

异步

描述

用于选择的64K地址位置中的一个地址输入。取样的上升沿

CLK如果ADSP ADSC或低电平有效，和CE

，CE

和CE

采样活跃。一

[1:0]

喂

2位计数器。

字节写选择输入，低电平有效。合格与BWE进行字节写入到SRAM中。

采样在CLK的上升沿。

全局写使能输入，低电平有效。当在CLK的上升沿置位为低，一个全球

写进行（所有字节写入，无论价值的BW

[3:0]

和BWE ）。

字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须

低电平进行字节写操作。

时钟输入。用于捕获所有的同步输入到设备中。还用于增加爆

在ADV为低电平时，一阵操作过程中的计数器。

芯片使能1输入，低电平有效。采样在CLK的上升沿。配合使用

和CE

选择/取消选择该设备。如果CE ADSP被忽略

为高。

芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用

和CE

选择/取消选择该设备。

芯片使能3输入，低电平有效。采样在CLK的上升沿。配合使用

和CE

选择/取消选择该设备。

输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，

在I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入

数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽

状态。

超前输入信号，采样在CLK的上升沿。当断言，它会自动递增

ments在一个脉冲串周期的地址。

地址选通从处理器，采样在CLK的上升沿。当置为低电平，A

[16:0]

被捕获在地址寄存器中。一

[1:0]

也被装入到该数据串计数器。当ADSP和

ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE

被拉高

高。

地址选通从控制器，取样在CLK的上升沿。当置为低电平，A

[16:0]

被捕获在地址寄存器中。一

[1:0]

也被装入到该数据串计数器。当ADSP和

ADSC都断言，只有ADSP是公认的。

ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键“休眠”状态

数据完整性保护。正常工作时，该引脚为低电平或悬空。 ZZ引脚

有一个内部上拉下来。

双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器

CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据

通过

[16:0]

在读周期的前一个时钟的上升。销的方向由控制

OE 。当OE是低电平时，引脚用作输出。当HIGH ， DQ

[31:0]

和DP

[3:0]

是

置于三态条件。

电源输入到该装置的核心。应连接到3.3V电源。

地面的装置的核心。应连接到该系统的地面。

电源为I / O电路。应连接至3.3V或2.5V电源。

地面的I / O电路。应连接到该系统的地面。

选择突发订单。当连接到GND选择线性突发序列。当连接到V

DDQ

或左

选择浮动交错突发序列。这是一个带针，并应在保持静态

设备的操作。模式引脚有一个内部上拉电阻。

未连接。

[3:0]

BWE

CLK

ADV

ADSP

输入 -

同步

输入 -

同步

ADSC

输入 -

同步

输入 -

异步

I / O-

同步

[31:0]

[3:0]

DDQ

SSQ

模式

电源

地

I / O电源

供应

I / O接地

输入 -

STATIC

CY7C1347B

介绍

功能概述

所有同步输入通过输入寄存器控制

通过在时钟的上升沿。所有数据输出通过

输出寄存器的时钟的上升沿来控制。

从时钟的上升最高接入时延（T

）为3.5纳秒

（ 166 - MHz器件）。

该CY7C1347B支持二级缓存在系统utiliz-

荷兰国际集团线性或交错突发序列。该间

阔叶爆为了支持Pentium和i486的处理器。该

线性脉冲串序列适合于采用一个处理器

线性突发序列。突发顺序是用户可选择的，并且

由采样MODE输入来确定。访问即可

无论使用哪种处理器地址选通（ ADSP ）或启动

控制器地址选通（ ADSC ）。地址进展

通过脉冲串序列由ADV输入控制。一

2位片上环绕突发计数器捕捉到的第AD-

身穿突发序列，并自动递增

解决了的突发访问的其余部分。

字节写操作均合格的字节写使能

（ BWE ）和字节写选择（ BW

[3:0]

）输入。全局写

启用（ GW ）将覆盖所有写字节输入和写入数据

所有四个字节。所有的写操作都简化片上同步的

理性的自定时写电路。

三个同步片选（ CE

，CE

）和一个

异步输出使能（OE ）为方便银行SE-

经文和输出三态控制。如果CE ADSP被忽略

为高。

单一的读访问

当满足以下条件，卫星 - 该访问被启动

isfied在时钟的上升：（ 1 ） ADSP或ADSC为低电平，（ 2 ）

，CE

都置为有效，和（3）的写信号

（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略

为HIGH 。出现在地址输入地址（A

[16:0]

)

被存储到地址前进逻辑和地址

注册时提交给存储器核心。该cor-

响应数据被允许传播到的输入

输出寄存器。在下一时钟的数据的上升沿

被允许通过输出寄存器和上传播

在3.5纳秒（ 166 - MHz器件），如果OE处于活动状态的数据总线

低。当SRAM是新兴的出现唯一的例外

从取消选择状态为选中状态，其输出为

接入的第一个周期内始终三态。后

的存取的第一个周期中，输出由所述控制

OE信号。连续的单个读周期总是得到支持。

一旦SRAM被取消的芯片在时钟上升沿选择

而无论是ADSP或ADSC信号，其输出将三态

马上。

单写访问发起的ADSP

此访问被启动时，同时满足以下两个条件

满意在时钟的上升：（ 1 ） ADSP为低电平，和（ 2 ）

，CE

都置为有效。地址提交

到A

[16:0]

被加载到地址寄存器和地址

同时被输送到RAM核心地位的逻辑。该

写信号（ GW ， BWE和BW

[3:0]

）和ADV输入时，忽略

在这第一个周期接异。

ADSP-触发的写访问需要两个时钟周期来

完整的。如果网关被置为低电平的第二个时钟崛起，

数据提交给DQ

[31:0]

和DP

[3:0]

输入端被写入到

在RAM核心的相应地址位置。如果是GW

高，则写操作被BWE控制和

[3:0]

信号。该CY7C1347B提供字节写capabil-

这是在写周期说明表中描述性。 AS-i

serting字节写使能输入（ BWE ）的选择

字节写（ BW

[3:0]

）输入将有选择地写入只有DE-

sired字节。

字节写操作字节时没有选择将维持

不变。一个同步自定时写机制有

被提供以简化的写操作。

由于CY7C1347B是一种常见的I / O设备，输出

启用（ OE ）提交数据之前，必须先拉高高

到DQ

[31:0]

和DP

[3:0]

输入。这样做将三态

输出驱动器。为安全起见， DQ

[31:0]

和DP

[3:0]

是

自动三态每当一个写周期被检测到，

不管OE的状态。

单写访问发起ADSC

ADSC写访问被当以下条件启动

系统蒸发散是满足：（ 1 ） ADSC为低电平，（ 2 ）是ADSP

拉高HIGH ，（ 3 ） CE

，CE

都置为有效，

和（ 4 ）的写入输入相应组合（ GW ，

BWE和BW

[3:0]

）被置为有效进行写操作

所期望的字节（多个）。 ADSC触发的写访问需要

单时钟周期来完成。地址提交给

[16:0]

被加载到地址寄存器和地址AD-

vancement逻辑而被输送到RAM核心。该

在这个周期ADV输入被忽略。如果一个全局写所配置

涵道，该数据呈现给DQ

[31:0]

和DP

[3:0]

写

入在RAM核心的相应地址位置。如果一个

字节写入时进行的，只有被选中的字节写入。

字节写操作字节时没有选择将维持

不变。一个同步自定时写机制有

被提供以简化的写操作。

由于CY7C1347B是一种常见的I / O设备，输出

启用（ OE ）提交数据之前，必须先拉高高

到DQ

[31:0]

和DP

[3:0]

输入。这样做将三态

输出驱动器。为安全起见， DQ

[31:0]

和DP

[3:0]

是

自动三态每当一个写周期被检测到，

不管OE的状态。

突发序列

该CY7C1347B提供一个二位环绕计数器，馈送

通过

[1:0]

，实现无论是交错或线性爆裂

序列。交错的脉冲串序列被设计specif-

ically支持英特尔奔腾应用。线性爆

序列被设计为支持遵循线性的处理器

耳边一阵序列。色同步信号序列是用户可选择的

通过MODE输入。

主张ADV较低，时钟的上升会自动递增

该数据串计数器中的脉冲串序列中的下一个地址。

读取和写入，支持突发操作。