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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1148页 > CY7C1345G-100AXC
初步
CY7C1345G
4兆位（ 128K ×36 ）流通型同步SRAM
特点
128K ×36的通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.0纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
无铅100引脚TQFP和119焊球BGA封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1345G是131,072 ×36的同步高速缓存RAM
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1345G允许使用交错式或线性爆裂
序列，由MODE输入管脚选择。一个高选择
交错的脉冲串序列，而一个低电平选择一个线性
爆序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1345G从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05517修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月21日
初步
选购指南
最大访问时间
最大工作电流
最大待机电流
133兆赫
6.5
225
40
117兆赫
7.5
220
40
100兆赫
8.0
205
40
CY7C1345G
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
BWE
A
A
82
A
99
98
97
96
95
94
93
92
91
90
89
88
87
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
81
A
CY7C1345G
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
模式
A
V
SS
NC
NC
A
A
NC
NC
A
1
A
0
A
A
A
43
A
A
A
A
文件编号： 38-05517修订版**
A
第17页2
初步
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
NC
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
NC
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
CY7C1345G
引脚德网络nitions
名字
A0, A1, A
I / O
描述
输入 -
用于选择的128K地址位置中的一个地址输入。
采样上升沿
在CLK的同步，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料
的2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。
同步采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当在CLK的上升沿置位为低，一个全球
同步写操作进行的（所有字节写入，无论是价值观上的BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
同步低电平进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
BW
A,
BW
B
BW
C,
BW
D
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有采样
当一个新的外部地址被加载。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
3
选择/取消device.CE
2
只进行采样，当一个新的外部地址是
加载。
输入 -
芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择/取消选择该设备。 CE
3
只有当一个新的外部地址被装入取样。
输入 -
输出使能，异步输入，低电平有效。
控制的I / O引脚的方向。当
异步低电平时，I / O引脚用作输出。当拉高高， I / O引脚为三态，并作为
输入数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
输入 -
超前输入信号，采样在CLK的上升沿。
当自动断言，它
同步递增在一个脉冲串周期的地址。
ADV
文件编号： 38-05517修订版**
第17页3
初步
引脚德网络nitions
（续）
名字
ADSP
I / O
描述
CY7C1345G
ADSC
ZZ
输入 -
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。 ASDP被忽略时， CE
1
被拉高高
输入 -
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。
输入 -
ZZ “休眠”输入，高电平有效。
当在非时间关键“休眠”置为高电平时，器件
异步状态与数据的完整性保护。正常工作时，该引脚为低电平或悬空。
ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的同步的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址。的方向
针是通过OE控制。当OE是低电平时，引脚用作输出。当HIGH ，的DQ
和DQP
[A ：D ]
被放置在一个三态条件。
电源
电源输入到该装置的核心。
地
I / O电源
供应
I / O接地
输入 -
STATIC
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或左
选择浮动交错突发序列。这是一个带针，并应装置在保持静态
操作。模式引脚具有内部上拉电阻。
未连接。
内部没有连接到芯片。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
全
持有效的;（2 ） ADSP或ADSC为低电平（如果
访问是由ADSC开始，写输入必须
在这第一个周期无效） 。地址提交给
地址输入锁存到地址寄存器和
突发计数器/控制逻辑和呈现给存储器核心。
如果OE输入为低电平时，所请求的数据会
可在数据输出一个最大值，以吨
CDV
钟后
上升。如果CE ADSP被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，该访问被启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
，CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址
呈现被加载到地址寄存器和脉冲串
输入（ GW ， BWE和BW
x
）在这第一个时钟被忽略
周期。如果写输入被置为有效（见写周期
说明表中相应的规定，表示写）
在下一个时钟上升时，相应的数据被锁存，并
写入到device.Byte写是允许的。在字节
写道， BW
A
控制DQ
A
和BW
B
控制DQ
B,
BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有的I / O处于三态
一个字节write.Since这是一种常见的I / O设备，在过程中
OE异步输入信号必须被拉高，并且
的I / O必须是三态之前，数据的呈现到的DQ 。
为安全起见，数据线处于三态一次写
循环检测，无论OE的状态。
的DQ
DQP
A,
DQP
B
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
模式
NC
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
C0
）为6.5纳秒（ 133 - MHz器件） 。
该CY7C1345G支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium
而i486的
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是
用户可选择的，并通过采样模式确定
输入。访问可以与任何处理器启动
地址选通（ ADSP ）或控制器的地址选通
（ ADSC ） 。通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
文件编号： 38-05517修订版**
第17页4
初步
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和体重
x
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到
内存核心。呈现给DQ的信息
并[d ：一]
会
写入到指定的地址位置。字节写操作
允许的。在字节写入， BW
A
控制DQ
A
， BW
B
控制
DQ
B
， BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有I / O都
三态时写被检测到，甚至一个字节写操作。由于这
是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态的前
演示数据的DQS 。为安全起见，该数据
线被三态一旦写周期被检测，而不管
对OE的状态。
突发序列
该CY7C1345G提供一个片上2位的环绕
在SRAM内爆计数器。该数据串计数器是由供给
A
[1:0]
，并可以按照线性或交错猝发顺序。
脉冲串顺序由MODE输入的状态来确定。
一个低电平模式选择线性突发序列。一个高
在模式选择交错突发秩序。离开
MODE悬空会导致设备默认为一个接口
阔叶爆序列。
CY7C1345G
交错突发地址表（ MODE =
浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
线性突发地址表（ MODE = GND）
第一次
地址
A
1
, A
0
00
01
10
11
第二
地址
A
1
, A
0
01
10
11
00
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE上， ADSP和ADSC必须保持
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。
测试条件
ZZ > V
DD
– 0.2V
ZZ > V
DD
– 0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
分钟。
马克斯。
40
2t
CYC
单位
mA
ns
ns
ns
ns
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极打盹电流
ZZ不活跃，退出当前贪睡
文件编号： 38-05517修订版**
第17页5
初步
CY7C1345G
4兆位（ 128K ×36 ）流通型同步SRAM
特点
128K ×36的通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.0纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
无铅100引脚TQFP和119焊球BGA封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1345G是131,072 ×36的同步高速缓存RAM
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用（ BW
x
,
和BWE ）和全局写（ GW ） 。异步输入
包括输出使能（ OE ）和ZZ引脚。
该CY7C1345G允许使用交错式或线性爆裂
序列，由MODE输入管脚选择。一个高选择
交错的脉冲串序列，而一个低电平选择一个线性
爆序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1345G从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05517修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月21日
初步
选购指南
最大访问时间
最大工作电流
最大待机电流
133兆赫
6.5
225
40
117兆赫
7.5
220
40
100兆赫
8.0
205
40
CY7C1345G
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
BWE
A
A
82
A
99
98
97
96
95
94
93
92
91
90
89
88
87
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
81
A
CY7C1345G
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
模式
A
V
SS
NC
NC
A
A
NC
NC
A
1
A
0
A
A
A
43
A
A
A
A
文件编号： 38-05517修订版**
A
第17页2
初步
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
NC
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
NC
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
CY7C1345G
引脚德网络nitions
名字
A0, A1, A
I / O
描述
输入 -
用于选择的128K地址位置中的一个地址输入。
采样上升沿
在CLK的同步，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料
的2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。
同步采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当在CLK的上升沿置位为低，一个全球
同步写操作进行的（所有字节写入，无论是价值观上的BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
同步低电平进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
BW
A,
BW
B
BW
C,
BW
D
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有采样
当一个新的外部地址被加载。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
3
选择/取消device.CE
2
只进行采样，当一个新的外部地址是
加载。
输入 -
芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择/取消选择该设备。 CE
3
只有当一个新的外部地址被装入取样。
输入 -
输出使能，异步输入，低电平有效。
控制的I / O引脚的方向。当
异步低电平时，I / O引脚用作输出。当拉高高， I / O引脚为三态，并作为
输入数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
输入 -
超前输入信号，采样在CLK的上升沿。
当自动断言，它
同步递增在一个脉冲串周期的地址。
ADV
文件编号： 38-05517修订版**
第17页3
初步
引脚德网络nitions
（续）
名字
ADSP
I / O
描述
CY7C1345G
ADSC
ZZ
输入 -
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。 ASDP被忽略时， CE
1
被拉高高
输入 -
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。
输入 -
ZZ “休眠”输入，高电平有效。
当在非时间关键“休眠”置为高电平时，器件
异步状态与数据的完整性保护。正常工作时，该引脚为低电平或悬空。
ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的同步的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址。的方向
针是通过OE控制。当OE是低电平时，引脚用作输出。当HIGH ，的DQ
和DQP
[A ：D ]
被放置在一个三态条件。
电源
电源输入到该装置的核心。
地
I / O电源
供应
I / O接地
输入 -
STATIC
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或左
选择浮动交错突发序列。这是一个带针，并应装置在保持静态
操作。模式引脚具有内部上拉电阻。
未连接。
内部没有连接到芯片。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
全
持有效的;（2 ） ADSP或ADSC为低电平（如果
访问是由ADSC开始，写输入必须
在这第一个周期无效） 。地址提交给
地址输入锁存到地址寄存器和
突发计数器/控制逻辑和呈现给存储器核心。
如果OE输入为低电平时，所请求的数据会
可在数据输出一个最大值，以吨
CDV
钟后
上升。如果CE ADSP被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，该访问被启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
，CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址
呈现被加载到地址寄存器和脉冲串
输入（ GW ， BWE和BW
x
）在这第一个时钟被忽略
周期。如果写输入被置为有效（见写周期
说明表中相应的规定，表示写）
在下一个时钟上升时，相应的数据被锁存，并
写入到device.Byte写是允许的。在字节
写道， BW
A
控制DQ
A
和BW
B
控制DQ
B,
BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有的I / O处于三态
一个字节write.Since这是一种常见的I / O设备，在过程中
OE异步输入信号必须被拉高，并且
的I / O必须是三态之前，数据的呈现到的DQ 。
为安全起见，数据线处于三态一次写
循环检测，无论OE的状态。
的DQ
DQP
A,
DQP
B
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
模式
NC
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
C0
）为6.5纳秒（ 133 - MHz器件） 。
该CY7C1345G支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium
而i486的
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是
用户可选择的，并通过采样模式确定
输入。访问可以与任何处理器启动
地址选通（ ADSP ）或控制器的地址选通
（ ADSC ） 。通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
文件编号： 38-05517修订版**
第17页4
初步
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和体重
x
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到
内存核心。呈现给DQ的信息
并[d ：一]
会
写入到指定的地址位置。字节写操作
允许的。在字节写入， BW
A
控制DQ
A
， BW
B
控制
DQ
B
， BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有I / O都
三态时写被检测到，甚至一个字节写操作。由于这
是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态的前
演示数据的DQS 。为安全起见，该数据
线被三态一旦写周期被检测，而不管
对OE的状态。
突发序列
该CY7C1345G提供一个片上2位的环绕
在SRAM内爆计数器。该数据串计数器是由供给
A
[1:0]
，并可以按照线性或交错猝发顺序。
脉冲串顺序由MODE输入的状态来确定。
一个低电平模式选择线性突发序列。一个高
在模式选择交错突发秩序。离开
MODE悬空会导致设备默认为一个接口
阔叶爆序列。
CY7C1345G
交错突发地址表（ MODE =
浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
线性突发地址表（ MODE = GND）
第一次
地址
A
1
, A
0
00
01
10
11
第二
地址
A
1
, A
0
01
10
11
00
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE上， ADSP和ADSC必须保持
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。
测试条件
ZZ > V
DD
– 0.2V
ZZ > V
DD
– 0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
分钟。
马克斯。
40
2t
CYC
单位
mA
ns
ns
ns
ns
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极打盹电流
ZZ不活跃，退出当前贪睡
文件编号： 38-05517修订版**
第17页5
CY7C1345G
4兆位（ 128K ×36 ）流过同步SRAM
特点
■
■
■
■
功能说明
该CY7C1345G是128K ×36的同步高速缓存RAM
与高速微处理器与接口
最小的胶合逻辑。从时钟的上升的最大访问延迟
是6.5纳秒（ 133 MHz的版本） 。一个双位片上计数器捕获
在一个脉冲串的第一个地址，并递增地址automat-
ically为突发访问的其余部分。所有的同步输入是
由上升沿触发时钟控制寄存器控
输入（CLK） 。同步输入包括所有地址，全
数据输入，地址流水线芯片使能（ CE
1
） ，深度
扩展芯片使能（ CE
2
和CE
3
） ，突发控制输入
（ ADSC ， ADSP和ADV ） ，写使能（ BW
x
和BWE ） ，并
全局写（ GW） 。异步输入包括输出
启用（ OE ）和ZZ引脚。
该CY7C1345G使得无论是交错式或线性爆裂
序列，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发访问都与处理器发起
地址选通（ ADSP ）或高速缓冲存储器控制器的地址选通
（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）被激活。随后一阵地址
在内部生成的提前销（ ADV）的控制。
该CY7C1345G从+ 3.3V内核电源供电
而所有的输出，无论是2.5或+ 3.3V单电源供电。所有
输入和输出是JEDEC标准JESD8-5兼容。
为了获得最佳的实践建议，请参阅赛普拉斯应用程序
离子注
AN1064 ， SRAM系统的指导。
128K ×36通用IO
3.3V内核电源（V
DD
)
2.5V或3.3V IO电源（V
DDQ
)
快时钟到输出时间
6.5纳秒（ 133 MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持英特尔奔腾接口
叶或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装，无铅和
非无铅119球BGA封装
ZZ睡眠模式选项
■
■
■
■
■
■
■
选购指南
参数
最大访问时间
最大工作电流
最大待机电流
133兆赫
6.5
225
40
100兆赫
8.0
205
40
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05517牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月15日
CY7C1345G
逻辑框图
A 0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
DQ S
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
文件编号： 38-05517牧师* E
第20页2
CY7C1345G
销刀豆网络gurations
100引脚TQFP引脚
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
A
BWE
A
82
A
A
81
99
98
97
96
95
94
93
92
91
90
89
88
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
87
CY7C1345G
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
NC/18M
NC/72M
NC/36M
模式
A
NC/9M
A
A
A
1
A
0
V
SS
A
A
A
43
A
A
A
A
文件编号： 38-05517牧师* E
A
第20页3
CY7C1345G
销刀豆网络gurations
（续）
119球BGA引脚
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC/288M
NC/144M
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC/72M
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
NC
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
NC
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC/36M
NC
7
V
DDQ
NC/576M
NC/1G
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
文件编号： 38-05517牧师* E
第20页4
CY7C1345G
引脚德网络nitions
名字
A0, A1, A
IO
描述
输入
用于选择的128K地址位置中的一个地址输入。
采样上升沿
在CLK的同步，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料
两比特计数器。
输入
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。
同步采样在CLK的上升沿。
输入
全局写使能输入，低电平有效。
当在CLK的上升沿置位为低，一个全球
同步写操作进行的（所有字节写入，无论是价值观上的BW
[A ：D ]
和BWE ） 。
输入
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号被确认
同步LOW进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
BW
A,
BW
B
BW
C
， BW
D
GW
BWE
CLK
CE
1
输入
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
2
和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有采样
当一个新的外部地址被加载。
输入
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
3
选择或取消选择该设备。 CE
2
只进行采样，当一个新的外部地址是
加载。
输入
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
2
选择或取消选择该设备。 CE
3
只进行采样，当一个新的外部地址是
加载。
输入
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。当
异步低， IO引脚作为输出。当拉高高， IO引脚为三态，并作为输入数据
销。 OE是在读周期的第一个时钟从取消选择状态出现时被屏蔽。
输入
提前输入信号，
采样CLK的上升沿。当断言，它会自动递增
同步ments在一个脉冲串周期的地址。
输入
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。 ASDP被忽略时， CE
1
被拉高高。
输入
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。
输入
ZZ睡眠输入，高电平有效。
当在非时间关键的睡眠置为高电平时，器件
异步状态与数据的完整性保护。在正常操作期间，该引脚为低或悬空。 ZZ引脚
具有内部上拉下来。
IO
双向数据IO线。
作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的同步的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址。引脚方向
通过OE控制。当OE为低电平时，引脚作为输出。高电平时， DQS和
DQP
[A ：D ]
被放置在一个三态条件。
电源
电源输入到该装置的核心。
地
IO电源
供应
IO地
地面的装置的核心。
电源为IO电路。
地面为IO电路。
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
的DQ
DQP
A,
DQP
B
DQP
C,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
文件编号： 38-05517牧师* E
第20页5
CY7C1345G
4兆位（ 128千× 36）的流量，通过同步SRAM
4兆位（ 128千× 36 ）流通过同步SRAM
特点
■
■
■
■
功能说明
该CY7C1345G是一个128千×36同步高速缓存RAM
与高速微处理器与接口
最小的胶合逻辑。从时钟的上升的最大访问延迟
是8.0纳秒（ 100MHz的版本） 。 2位芯片计数器捕获
在一阵首地址，并自动递增地址
对于突发访问的其余部分。所有的同步输入门
通过一个上升沿控制寄存器触发时钟输入
（CLK） 。同步输入包括所有地址，所有的数据
输入地址流水线芯片使能（ CE
1
） ，深度拓展
芯片启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
x
和BWE ）和全局写
（GW） 。异步输入包括输出使能（OE ）和
在ZZ引脚。
该CY7C1345G使得无论是交错式或线性爆裂
序列，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发访问都与处理器发起
地址选通（ ADSP ）或高速缓冲存储器控制器的地址选通
（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）被激活。随后一阵地址
在内部生成的提前销（ ADV）的控制。
该CY7C1345G从+ 3.3V内核电源供电
而所有的输出，无论是2.5还是3.3 V单电源供电。所有
输入和输出是JEDEC标准JESD8-5兼容。
128千× 36个通用I / O
3.3 V内核电源（V
DD
)
2.5 V或3.3 V的I / O电压（V
DDQ
)
快时钟到输出时间
8.0纳秒（ 100MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持英特尔奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装
ZZ睡眠模式选项
■
■
■
■
■
■
■
选购指南
描述
最大访问时间
最大工作电流
最大待机电流
100兆赫
8.0
205
40
单位
ns
mA
mA
勘误表：
有关芯片勘误表的信息，请参阅
"Errata"
第21页的详细信息包括触发条件，受影响的设备，并提出了解决方法。
赛普拉斯半导体公司
文件编号： 38-05517牧师* L
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2013年6月25日
CY7C1345G
逻辑框图
A 0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
DQ S
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
文件编号： 38-05517牧师* L
分页： 24 2
CY7C1345G
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
单一的读访问............................................... 6
单写访问发起的ADSP ................... 6
单写访问ADSC发起................... 6
突发序列................................................ ......... 7
睡眠模式................................................ ................. 7
交错突发地址表................................. 7
线性突发地址表......................................... 7
ZZ模式电气特性.............................. 7
真值表................................................ ........................ 8
真值表进行读或写.......................................... 9
最大额定值................................................ ........... 10
经营范围................................................ ............. 10
中子软错误免疫性......................................... 10
电气特性............................................... 10
电容................................................. ................... 11
热阻................................................ ........ 11
交流测试负载和波形..................................... 12
开关特性.............................................. 13
时序图................................................ ............ 14
订购信息................................................ ...... 18
订购代码定义......................................... 18
包图................................................ .......... 19
与缩略语................................................. ....................... 20
文档约定................................................ 20
计量单位............................................... ........ 20
勘误表................................................. .............................. 21
零件编号影响.............................................. 21
产品状态................................................ ........... 21
Ram9同步/ NOBL ZZ引脚问题勘误汇总.... 21
文档历史记录页............................................... .. 22
销售，解决方案和法律信息...................... 24
全球销售和设计支持....................... 24
产品................................................. ................... 24
PSoC解决方案............................................... ....... 24
赛普拉斯开发者社区................................. 24
技术支援................................................ ..... 24
文件编号： 38-05517牧师* L
第24 3
CY7C1345G
销刀豆网络gurations
图1. 100引脚TQFP （ 14 × 20 × 1.4毫米）引出线
[1]
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
BWE
A
A
82
A
99
98
97
96
95
94
93
92
91
90
89
88
87
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
81
A
CY7C1345G
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
NC/18M
NC/72M
NC/36M
模式
A
NC/9M
A
A
A
1
A
0
V
SS
A
A
A
43
A
A
A
A
记
1.勘误表：
在ZZ的引脚（引脚64 ）需要被外部连接到地面。欲了解更多信息，请参阅
"Errata"
第21页。
文件编号： 38-05517牧师* L
A
第24 4
CY7C1345G
引脚德网络nitions
名字
A
0
, A
1
, A
I / O
描述
输入
用于选择的128千地址位置中的一个地址输入端。
取样的上升沿
如果同步ADSP或ADSC为低电平， CE的CLK
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂两
位的计数器。
BW
A,
BW
B
,
输入
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。采样
BW
C
， BW
D
同步的在CLK的上升沿。
GW
BWE
CLK
CE
1
输入
全局写使能输入，低电平有效。
当在CLK的上升沿，一个全局写断言低
同步进行（所有字节写入，无论价值的BW
[A ：D ]
和BWE ） 。
输入
字节写使能输入，低电平有效。
采样在CLK的上升沿。该信号为低电平
同步进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
输入
芯片使能1输入，低电平有效。
采样在CLK的上升沿。使用与CE联
2
同步和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
采样仅当一个
新的外部地址被加载。
输入
芯片使能2输入，高电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
3
选择或取消选择该设备。 CE
2
只有当一个新的外部地址被装入取样。
输入
芯片使能3输入，低电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择或取消选择该设备。 CE
3
只有当一个新的外部地址被装入取样。
输入
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。当低，
异步IO引脚作为输出。当拉高高， IO引脚处于三态，并作为输入数据引脚。 OE
在一个读周期的第一时钟从一个取消选择状态出现时被屏蔽。
输入
提前输入信号，
采样CLK的上升沿。当断言，它会自动递增
同步的一个脉冲串周期的地址。
输入
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP是
被忽略的时候CE
1
被拉高高。
输入
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
输入
ZZ睡眠输入，高电平有效。
当在非时间关键的睡眠置为高电平时，器件
异步状态与数据的完整性保护。在正常操作期间，该引脚为低或悬空。 ZZ引脚
内部上拉下来。
IO
双向数据IO线。
作为输入，它们馈入由所述触发芯片上的数据寄存器
CLK的同步上升沿。作为输出，它们提供由指定包含在存储位置中的数据
地址在读周期的前一个时钟的上升呈现。引脚的方向
通过OE控制。当OE为低电平时，引脚作为输出。高电平时， DQS和DQP
[A ：D ]
被放置在一个三态状态。
电源
电源输入到该装置的核心。
地
IO电源
供应
IO地
地面的装置的核心。
电源为IO电路。
地面为IO电路。
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
[2]
的DQ ，
DQP
A
,
DQP
B
,
DQP
C
,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
记
2.勘误表：
在ZZ的引脚（引脚64 ）需要被外部连接到地面。欲了解更多信息，请参阅
"Errata"
第21页。
文件编号： 38-05517牧师* L
第24个5
CY7C1345G
4兆位（ 128千× 36）的流量，通过同步SRAM
4兆位（ 128千× 36 ）流通过同步SRAM
特点
■
■
■
■
功能说明
该CY7C1345G是一个128千×36同步高速缓存RAM
与高速微处理器与接口
最小的胶合逻辑。从时钟的上升的最大访问延迟
是8.0纳秒（ 100MHz的版本） 。 2位芯片计数器捕获
在一阵首地址，并自动递增地址
对于突发访问的其余部分。所有的同步输入门
通过一个上升沿控制寄存器触发时钟输入
（CLK） 。同步输入包括所有地址，所有的数据
输入地址流水线芯片使能（ CE
1
） ，深度拓展
芯片启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
x
和BWE ）和全局写
（GW） 。异步输入包括输出使能（OE ）和
在ZZ引脚。
该CY7C1345G使得无论是交错式或线性爆裂
序列，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发访问都与处理器发起
地址选通（ ADSP ）或高速缓冲存储器控制器的地址选通
（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）被激活。随后一阵地址
在内部生成的提前销（ ADV）的控制。
该CY7C1345G从+ 3.3V内核电源供电
而所有的输出，无论是2.5还是3.3 V单电源供电。所有
输入和输出是JEDEC标准JESD8-5兼容。
128千× 36个通用I / O
3.3 V内核电源（V
DD
)
2.5 V或3.3 V的I / O电压（V
DDQ
)
快时钟到输出时间
8.0纳秒（ 100MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持英特尔奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装
ZZ睡眠模式选项
■
■
■
■
■
■
■
选购指南
描述
最大访问时间
最大工作电流
最大待机电流
100兆赫
8.0
205
40
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05517牧师*
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年9月24日
CY7C1345G
逻辑框图
A 0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
DQ S
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
文件编号： 38-05517牧师*
第23页2
CY7C1345G
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
单一的读访问............................................... 6
单写访问发起的ADSP ................... 6
单写访问ADSC发起................... 6
突发序列................................................ ......... 7
睡眠模式................................................ ................. 7
交错突发地址表................................. 7
线性突发地址表......................................... 7
ZZ模式电气特性.............................. 7
真值表................................................ ........................ 8
真值表进行读或写.......................................... 9
最大额定值................................................ ........... 10
经营范围................................................ ............. 10
中子软错误免疫性......................................... 10
电气特性............................................... 10
电容................................................. ................... 11
热阻................................................ ........ 11
交流测试负载和波形..................................... 12
开关特性.............................................. 13
时序图................................................ ............ 14
订购信息................................................ ...... 18
订购代码定义......................................... 18
包图................................................ .......... 19
与缩略语................................................. ....................... 20
文档约定................................................ 20
计量单位............................................... ........ 20
文档历史记录页............................................... .. 21
销售，解决方案和法律信息...................... 23
全球销售和设计支持....................... 23
产品................................................. ................... 23
的PSoC解决方案................................................ ......... 23
文件编号： 38-05517牧师*
第23页3
CY7C1345G
销刀豆网络gurations
图1. 100引脚TQFP （ 14 × 20 × 1.4毫米）引出线
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
BWE
A
A
82
A
99
98
97
96
95
94
93
92
91
90
89
88
87
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
81
A
CY7C1345G
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
NC/18M
NC/72M
NC/36M
模式
A
NC/9M
A
A
A
1
A
0
V
SS
A
A
A
43
A
A
A
A
文件编号： 38-05517牧师*
A
第23页4
CY7C1345G
引脚德网络nitions
名字
A
0
, A
1
, A
I / O
描述
输入
用于选择的128千地址位置中的一个地址输入端。
取样的上升沿
如果同步ADSP或ADSC为低电平， CE的CLK
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂两
位的计数器。
BW
A,
BW
B
,
输入
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。采样
BW
C
， BW
D
同步的在CLK的上升沿。
GW
BWE
CLK
CE
1
输入
全局写使能输入，低电平有效。
当在CLK的上升沿，一个全局写断言低
同步进行（所有字节写入，无论价值的BW
[A ：D ]
和BWE ） 。
输入
字节写使能输入，低电平有效。
采样在CLK的上升沿。该信号为低电平
同步进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
输入
芯片使能1输入，低电平有效。
采样在CLK的上升沿。使用与CE联
2
同步和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
采样仅当一个
新的外部地址被加载。
输入
芯片使能2输入，高电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
3
选择或取消选择该设备。 CE
2
只有当一个新的外部地址被装入取样。
输入
芯片使能3输入，低电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择或取消选择该设备。 CE
3
只有当一个新的外部地址被装入取样。
输入
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。当低，
异步IO引脚作为输出。当拉高高， IO引脚处于三态，并作为输入数据引脚。 OE
在一个读周期的第一时钟从一个取消选择状态出现时被屏蔽。
输入
提前输入信号，
采样CLK的上升沿。当断言，它会自动递增
同步的一个脉冲串周期的地址。
输入
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP是
被忽略的时候CE
1
被拉高高。
输入
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
输入
ZZ睡眠输入，高电平有效。
当在非时间关键的睡眠置为高电平时，器件
异步状态与数据的完整性保护。在正常操作期间，该引脚为低或悬空。 ZZ引脚
内部上拉下来。
IO
双向数据IO线。
作为输入，它们馈入由所述触发芯片上的数据寄存器
CLK的同步上升沿。作为输出，它们提供由指定包含在存储位置中的数据
地址在读周期的前一个时钟的上升呈现。引脚的方向
通过OE控制。当OE为低电平时，引脚作为输出。高电平时， DQS和DQP
[A ：D ]
被放置在一个三态状态。
电源
电源输入到该装置的核心。
地
IO电源
供应
IO地
地面的装置的核心。
电源为IO电路。
地面为IO电路。
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
的DQ ，
DQP
A
,
DQP
B
,
DQP
C
,
DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
文件编号： 38-05517牧师*
第23页5
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