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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第364页 > CY7C1339B-100AI
CY7C1339B
128K ×32同步流水线高速缓存RAM
特点
支持100 -MHz的总线Pentium和PowerPC
零等待状态操作
完全注册的输入和输出管线
手术
128K × 32个通用I / O架构
3.3V核心供电
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 5.5纳秒（ 100 - MHz器件）
用户可选的突发计数器支持Intel
奔腾交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的100引脚TQFP和119球
BGA封装
“ ZZ ”睡眠模式和停止时钟选项
该CY7C1339B I / O引脚可以在任的2.5V或操作
3.3V电平;在I / O引脚3.3V容错当V
DDQ
= 2.5V.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延是3.5纳秒（ 166 - MHz的
装置） 。
该CY7C1339B支持或者交错突发
序所使用的Intel Pentium处理器或线性猝发
序所使用的处理器，如PowerPC的。该
脉冲串序列是通过MODE引脚选择。访问
可以断言无论是处理器的地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ）在
时钟的上升。通过突发序列晋升地址
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的四个字节写入
选择（ BW
[3:0]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写的进行
电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了提供
在深度扩展正确的数据， OE是在掩盖
从取消选择新兴的读周期的第一个时钟时，
状态。
功能说明
该CY7C1339B是3.3V ， 128K 32同步流水线
SRAM缓存设计，支持零等待状态的二次
高速缓存以最小的胶合逻辑。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[16:0]
GW
BWE
BW
3
BW
2
BW
1
模式
(A
[1;0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
D
DQ [31:24 ]问
BYTEWRITE
注册
15
17
17
15
128K × 32
内存
ARRAY
DQ [23:16 ]问
BYTEWRITE
注册
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
D
BW
0
CE
1
CE
2
CE
3
32
32
D
ENABLE Q
CE注册
CLK
D
Q
使能延迟
注册
CLK
产量
注册
CLK
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[31:0]
赛普拉斯半导体公司
文件编号： 38-05141修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年3月27日
CY7C1339B
选购指南
7C1339B-166
最大访问时间
最大工作电流
最大的CMOS待机电流
3.5
420
10
7C1339B-133
4.0
375
10
7C1339B-100
5.5
325
10
单位
ns
mA
mA
销刀豆网络gurations
A6
A7
CE
1
CE
2
BW
3
BW
2
BW
1
BW
0
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
8
A
9
NC
DQ
16
DQ
17
V
DDQ
V
SSQ
DQ
18
DQ
19
DQ
20
DQ
21
V
SSQ
V
DDQ
DQ
22
DQ
23
NC
V
DD
NC
V
SS
DQ
24
DQ
25
V
DDQ
V
SSQ
DQ
26
DQ
27
DQ
28
DQ
29
V
SSQ
V
DDQ
DQ
30
DQ
31
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
BYTE2
BYTE3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
CY7C1339B
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
DQ
15
DQ
14
V
DDQ
V
SSQ
DQ
13
DQ
12
DQ
11
DQ
10
V
SSQ
V
DDQ
DQ
9
DQ
8
V
SS
NC
V
DD
ZZ
DQ
7
DQ
6
V
DDQ
V
SSQ
DQ
5
DQ
4
DQ
3
DQ
2
V
SSQ
V
DDQ
DQ
1
DQ
0
NC
BYTE1
BYTE0
文件编号： 38-05141修订版**
模式
A
5
A
4
A
3
A
2
A
1
A
0
DNU
DNU
V
SS
V
DD
DNU
DNU
A
10
A
11
A
12
A
13
A
14
A
15
A
16
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第17页2
CY7C1339B
销刀豆网络gurations
（续）
119球BGA
CY7C1339B （ 128K × 32 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
NC
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
NC
A
NC
DNU
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
模式
A
DNU
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
DNU
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
V
DD
A
DNU
6
A
NC
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
文件编号： 38-05141修订版**
第17页3
CY7C1339B
引脚德网络nitions
引脚名称
A
[16:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
引脚说明
用于选择的64K地址位置中的一个地址输入。取样的上升沿
CLK如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂
2位的计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写入到SRAM中。
采样在CLK的上升沿。
全局写使能输入，低电平有效。当在CLK的上升沿置位为低，一个全球
写进行（所有字节写入，无论价值的BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
芯片使能1输入，低电平有效。采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
BW
[3:0]
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
异步的I / O引脚用作输出。当冷清HIGH ， I / O引脚三态，并作为输入
数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
输入 -
同步
输入 -
同步
输入 -
同步
超前输入信号，采样在CLK的上升沿。当断言，它会自动递增
ments在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
冷清HIGH 。
地址选通从控制器，取样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
ADV
ADSP
ADSC
ZZ
输入 -
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键“休眠”状态
异步数据的完整性保护。留下ZZ浮动或NC将默认设备进入活动状态。
ZZ具有内部上拉下来。
I / O-
同步
双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过
[16:0]
在读周期的前一个时钟的上升。引脚方向控制
通过OE 。当OE是低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
放置
在三态条件。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接至3.3V或2.5V电源。
地面的I / O电路。应连接到该系统的地面。
选择突发订单。当连接到GND选择线性突发序列。当连接到V
DDQ
或左
选择浮动交错突发序列。这是一个带针，并应在保持静态
设备的操作。当悬空， NC ，默认为交错突发秩序。模式引脚具有
内部上拉。
未连接。
不使用的引脚。这些引脚可悬空或连接到GND 。
DQ
[31:0]
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源电源输入到设备的核心。应连接到3.3V电源。
地
I / O电源
供应
I / O接地
输入 -
STATIC
NC
DNU
–
-
文件编号： 38-05141修订版**
第17页4
CY7C1339B
介绍
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为3.5纳秒
（ 166 - MHz器件） 。
该CY7C1339B支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都冷清HIGH 。如果ADSP被忽略
CE
1
为HIGH 。呈现给地址输入端的地址
(A
[16:0]
）被存储到地址前进的逻辑和
地址寄存器，同时被提供给存储器核心。
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿
数据被允许通过输出寄存器向传播和
在上3.5纳秒（ 166 - MHz器件） ，如果OE是数据总线
低电平有效。当SRAM是唯一的例外
刚刚脱离取消选择状态为选中状态，其
输出总是的第一周期期间，三态
访问。的存取的第一个周期后，输出为
通过OE信号控制。连续的单周期读
被支持。一旦SRAM被取消，在时钟的上升
在芯片选择，要么ADSP或ADSC信号，其输出
会立刻三态。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效。地址
呈现给
[16:0]
被加载到地址寄存器和
同时被输送到RAM地址前进逻辑
核心内容。写信号（ GW ， BWE和BW
[3:0]
）和ADV
在这个第一周期中输入将被忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
输入端被写入，对应
在RAM的核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[3:0]
信号。该CY7C1339B提供字节写入功能，
在写周期说明表所述。主张
字节写使能输入（ BWE ）与选定的字节
写（ BW
[3:0]
）输入将有选择地写，只在需要的
字节。字节写操作字节时没有选择将
保持不变。一个同步自定时写机制
已经提供了简化的写操作。
由于CY7C1339B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须冷清HIGH
到DQ
[31:0]
输入。这样做将三态输出
驱动程序。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
冷清HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，并
（ 4）写输入相应组合（ GW ， BWE ，
和BW
[3:0]
）被置为有效进行写入
所需的字节（ S） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的，该数据提供给DQ
[31:0]
被写入到
在RAM芯相应的地址位置。如果一个字节
写操作进行的，只有被选中的字节写入。字节
字节写操作期间未选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1339B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须冷清HIGH
到DQ
[31:0]
输入。这样做将三态输出
驱动程序。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
突发序列
该CY7C1339B提供一个二位环绕计数器，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
01
00
11
10
第二
地址
A
[1:0]
10
11
00
01
第三
地址
A
[1:0]
11
10
01
00
第17页5
第四
地址
A
[1:0]
文件编号： 38-05141修订版**
CY7C1339B
128K ×32的同步流水线高速缓存RAM
特点
支持100 -MHz的总线Pentium和PowerPC
零等待状态操作
完全注册的输入和输出管线能操作
ATION
128K由32个通用I / O架构
3.3V核心供电
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 5.5纳秒（ 100 - MHz器件）
用户可选的突发计数器支持Intel养老金
氚交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚排列TQFP
“ ZZ ”睡眠模式选项和停止时钟选项
该CY7C1339B I / O引脚可以在任的2.5V或操作
3.3V电平;在I / O引脚3.3V宽容当V
DDQ
=2.5V.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
从时钟的上升imum接入时延是3.5纳秒（ 166 - MHz的
装置） 。
该CY7C1339B支持或者交错突发SE-
quence使用的Intel Pentium处理器或线性猝发
序所使用的处理器，如PowerPC的。爆
序列是通过MODE引脚选择。访问即可
通过确认该处理器的地址选通脉冲启动
（ ADSP ）或控制器地址选通（ ADSC ）在时钟的上升。
通过突发序列地址的进步所配置
由ADV输入控制。 2位片上环绕爆
计数器捕获所述第一地址中的一个脉冲串序列和
自动递增地址突发的其余部分
访问。
字节写操作均合格的四个字节写入
选择（ BW
[3:0]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写税务局局长的进行
cuitry 。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了提供prop-
在深度扩展器的数据， OE是在第一屏蔽
从取消选择状态，当出现一个读周期的时钟。
功能说明
该CY7C1339B是3.3V ， 128K 32同步流水线
SRAM缓存设计，支持零等待状态的二次
高速缓存以最小的胶合逻辑。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[16:0]
GW
BWE
BW
3
BW
2
模式
(A
[1;0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
D
DQ [31:24 ]问
BYTEWRITE
注册
15
17
17
15
128KX32
内存
ARRAY
DQ [23:16 ]问
BYTEWRITE
注册
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
BW
1
D
BW
0
CE
1
CE
2
CE
3
32
32
D
ENABLE Q
CE注册
CLK
D
Q
使能延迟
注册
CLK
产量
注册
CLK
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[31:0]
Intel和Pentium是Intel Corporation的注册商标。
PowerPC是IBM公司的注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年1月18日
CY7C1339B
选购指南
7C1339B-166
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
3.5
420
10
7C1339B-133
4.0
375
10
7C1339B-100
5.5
325
10
销刀豆网络gurations
A6
A7
CE
1
CE
2
BW
3
BW
2
BW
1
BW
0
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
8
A
9
NC
DQ
16
DQ
17
V
DDQ
V
SSQ
DQ
18
DQ
19
DQ
20
DQ
21
V
SSQ
V
DDQ
DQ
22
DQ
23
NC
V
DD
NC
V
SS
DQ
24
DQ
25
V
DDQ
V
SSQ
DQ
26
DQ
27
DQ
28
DQ
29
V
SSQ
V
DDQ
DQ
30
DQ
31
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
BYTE2
BYTE3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
CY7C1339B
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
DQ
15
DQ
14
V
DDQ
V
SSQ
DQ
13
DQ
12
DQ
11
DQ
10
V
SSQ
V
DDQ
DQ
9
DQ
8
V
SS
NC
V
DD
ZZ
DQ
7
DQ
6
V
DDQ
V
SSQ
DQ
5
DQ
4
DQ
3
DQ
2
V
SSQ
V
DDQ
DQ
1
DQ
0
NC
BYTE1
BYTE0
模式
A
5
A
4
A
3
A
2
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
10
A
11
A
12
A
13
A
14
A
15
A
16
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
2
CY7C1339B
销刀豆网络gurations
（续）
119球BGA
CY7C1339B （ 128K ×32）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
NC
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
NC
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
V
DD
A
TDO
6
A
NC
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
3
CY7C1339B
引脚德网络nitions
名字
A
[16:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的64K地址位置中的一个地址输入。取样的上升沿
CLK如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂
2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写入到SRAM中。
采样在CLK的上升沿。
全局写使能输入，低电平有效。当在CLK的上升沿置位为低，一个全球
写进行（所有字节写入，无论价值的BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
芯片使能1输入，低电平有效。采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
在I / O引脚用作输出。当冷清HIGH ， I / O引脚三态，并作为输入
数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
超前输入信号，采样在CLK的上升沿。当断言，它会自动递增
ments在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
冷清HIGH 。
地址选通从控制器，取样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。留下ZZ浮动或NC将默认设备进入活动状态。
ZZ具有内部上拉下来。
双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过
[16:0]
在读周期的前一个时钟的上升。销的方向由控制
OE 。当OE是低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
被放置在
三态状态。
电源输入到该装置的核心。应连接到3.3V电源。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接至3.3V或2.5V电源。
地面的I / O电路。应连接到该系统的地面。
选择突发订单。当连接到GND选择线性突发序列。当连接到V
DDQ
或左
选择浮动交错突发序列。这是一个带针，并应在保持静态
设备的操作。当悬空， NC ，默认为交错突发秩序。模式引脚具有
内部上拉。
未连接。
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
BW
[3:0]
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
I / O-
同步
ADSC
ZZ
DQ
[31:0]
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
NC
-
介绍
4
CY7C1339B
从时钟上升imum接入延迟（叔
CO
）为3.5纳秒（ 166 - MHz的
装置） 。
该CY7C1339B支持二级缓存在系统utiliz-
荷兰国际集团线性或交错突发序列。该间
阔叶爆为了支持Pentium和i486的处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是冷清HIGH 。如果CE ADSP被忽略
1
is
HIGH 。出现在地址输入地址（A
[16:0]
）是
存储到地址前进逻辑和地址
注册时提交给存储器核心。该cor-
响应数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在3.5纳秒（ 166 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
[3:0]
）和ADV输入时，忽略
在这第一个周期接异。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
输入端被写入，对应
在RAM的核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[3:0]
显
良。该CY7C1339B提供字节写入功能，是
在写周期说明表所述。断言
字节写使能输入（ BWE ）与选定的字节写
（ BW
[3:0]
）输入将有选择地写入只有所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1339B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须冷清HIGH
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
冷清HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，并
（ 4）写输入相应组合（ GW ， BWE ，
和BW
[3:0]
）被置为有效进行写入到设备
sired字节（多个） 。 ADSC触发的写访问需要一个
时钟周期来完成。呈现给地址
[16:0]
is
装入地址寄存器和地址前进
逻辑而被输送到RAM核心。该ADV输入
在这个周期被忽略。如果全局写进行的，该
数据提交给DQ
[31:0]
被写入到对应
在RAM的核心地址位置。如果一个字节写操作进行的，
只有被选中的字节写入。字节期间未选择
字节写操作将保持不变。一种同步
自定时写入机制被提供以简化
写操作。
由于CY7C1339B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须冷清HIGH
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
突发序列
该CY7C1339B提供一个二位环绕计数器，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循线性的处理器
耳边一阵序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
5
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