初步
CY7C1336H
2兆位（ 64K ×32 ）流通型同步SRAM
特点
64K ×32个通用I / O
3.3V核心供电
3.3V的I / O供电
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 8.0纳秒（ 100 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
支持3.3V的I / O电平
在提供的JEDEC标准的无铅100引脚TQFP
包
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1336H是64K ×32的同步高速缓存RAM
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
该CY7C1336H允许使用交错式或线性爆裂
序列，由MODE输入管脚选择。一个高选择
交错的脉冲串序列，而一个低电平选择一个线性
爆序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。地址是进步
由地址的进步（ ADV ）输入控制。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1336H从+ 3.3V内核电源供电
而所有输出可工作于+ 3.3V电源。所有输入
和输出JEDEC标准的JESD8-5兼容。
逻辑框图
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
BW
D
字节
写注册
DQ
C
字节
写注册
DQ
B
字节
写注册
DQ
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
字节
写注册
字节
写注册
DQ
D
字节
写注册
DQ
C
字节
写注册
DQ
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
启用
注册
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 001-00210修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年2月6日
[+ ]反馈
初步
引脚德网络nitions
名字
A0, A1,
A
BW
A
,
BW
B
BW
C
,
BW
D
GW
BWE
CLK
CE
1
I / O
描述
CY7C1336H
输入 -
用于选择的64K地址位置中的一个地址输入。
取样的上升沿
同步的CLK ，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料中的2位
计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。
同步采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当在CLK的上升沿置位为低，一个全球
同步写操作进行的（所有字节写入，无论是价值观上的BW
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
同步低电平进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。使用与CE联
2
同步和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
采样仅当一个
新的外部地址被加载。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
3
选择/取消选择该设备。 CE
2
只有当一个新的外部地址被装入取样。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择/取消选择该设备。 CE
3
只有当一个新的外部地址被装入取样。
输入 -
输出使能，异步输入，低电平有效。
控制的I / O引脚的方向。当低，
异步的I / O引脚用作输出。当拉高高， I / O引脚为三态，并作为输入数据
销。 OE是在读周期的第一个时钟从取消选择状态出现时被屏蔽。
输入 -
超前输入信号，采样在CLK的上升沿。
当断言，它会自动递增
同步ments在一个脉冲串周期的地址。
输入 -
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP是
被忽略的时候CE
1
被拉高高
输入 -
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当断言
同步LOW时，呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当在非时间关键“休眠”置为高电平时，器件
异步状态与数据的完整性保护。正常工作时，该引脚为低电平或悬空。
ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入由所述触发芯片上的数据寄存器
CLK的同步上升沿。作为输出，它们提供由指定包含在存储位置中的数据
地址在读周期的前一个时钟的上升呈现。引脚的方向
通过OE控制。当OE是低电平时，引脚用作输出。当HIGH ，的DQ放置
在三态条件。
动力
供应
地
I / O电源
供应
I / O接地
输入 -
STATIC
电源输入到该装置的核心。
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空
选择交错突发序列。这是一个带针，并应装置运行过程中保持不变。
模式引脚有一个内部上拉电阻。
未连接。
内部没有连接到芯片。 4M ， 9M ， 18M ， 72M ， 144M ， 288M ， 576M ， 1G和有
针对扩展插针，并且内部没有连接到芯片。
第15 3
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
的DQ
V
DD
V
SS
V
DDQ
V
SSQ
模式
NC
文件编号： 001-00210修订版**
[+ ]反馈
初步
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为6.5纳秒（ 133 - MHz器件） 。
该CY7C1336H支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是
用户可选择的，并通过采样模式确定
输入。访问可以与任何处理器启动
地址选通（ ADSP ）或控制器的地址选通
（ ADSC ） 。通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BW
E
）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
全
持有效的;（2 ） ADSP或ADSC为低电平（如果
访问是由ADSC开始，写输入必须
在这第一个周期无效） 。地址提交给
地址输入锁存到地址寄存器和
突发计数器/控制逻辑和呈现给存储器核心。
如果OE输入为低电平时，所请求的数据会
可在数据输出一个最大值，以吨
CDV
钟后
上升。如果CE ADSP被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，该访问被启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
，CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址
呈现被加载到地址寄存器和脉冲串
输入（ GW ， BW
E
和BW
[A ：D ]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BW
A
控制DQ
A
和BW
B
控制
DQ
B
， BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有I / O都
在一个字节写三态。由于这是一种常见的I / O
设备，异步OE输入信号应被撤消
和I / O都必须为三态之前的数据的表示
到的DQ 。为安全起见，数据线处于三态
一旦写周期被检测到，无论OE的状态。
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（ GW ，BW
E
和BW
[A ：D ]
)
文件编号： 001-00210修订版**
CY7C1336H
表示写访问。 ADSC被忽略，如果ADSP活跃
低。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到
内存核心。呈现给DQ的信息
并[d ：一]
会
写入到指定的地址位置。字节写操作
允许的。在字节写入， BW
A
控制DQ
A
， BW
B
控制
DQ
B
， BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有I / O都
三态时写被检测到，即使是字节写。自
这是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态的前
演示数据的DQS 。为安全起见，该数据
线被三态一旦写周期被检测，而不管
对OE的状态。
突发序列
该CY7C1336H提供一个片上2位的环绕
在SRAM内爆计数器。该数据串计数器是由供给
A
[1:0]
，并可以按照线性或交错猝发顺序。
脉冲串顺序由MODE输入的状态来确定。
一个低电平模式选择线性突发序列。一个高
在模式选择交错突发秩序。离开
MODE悬空会导致设备默认为一个接口
阔叶爆序列。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE上， ADSP和ADSC必须保持
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。
交错突发地址表
（ MODE =浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
线性突发地址表（ MODE = GND）
第一次
地址
A
1
, A
0
00
01
10
11
第二
地址
A
1
, A
0
01
10
11
00
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
00
01
10
第15 4
[+ ]反馈
初步
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
休眠模式下的待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极睡觉电流
ZZ无效退出休眠电流
测试条件
ZZ > V
DD
– 0.2V
ZZ > V
DD
– 0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
分钟。
CY7C1336H
马克斯。
40
2t
CYC
2t
CYC
单位
mA
ns
ns
ns
ns
真值表
[2, 3, 4, 5, 6]
周期说明
取消循环，
掉电
取消循环，
掉电
取消循环，
掉电
取消循环，
掉电
取消循环，
掉电
休眠模式下，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE
1
CE
2
CE
3
H
L
L
L
X
X
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
X
L
X
L
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
X
H
X
X
X
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
ZZ
L
L
L
L
L
H
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
ADSP
X
L
L
H
H
X
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
ADSC
L
X
X
L
L
X
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV写OE CLK
X
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
X
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
L-H
L-H
L-H
L-H
L-H
X
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
DQ
三州
三州
三州
三州
三州
三州
Q
三州
D
Q
三州
Q
三州
Q
三州
D
D
Q
三州
Q
三州
D
D
注意事项：
2. X = “不在乎。 ”H =逻辑高电平，L =逻辑低电平。
3.写= L时，任何一个或多个字节写使能信号（ BW
A
， BW
B
， BW
C
， BW
D
）和BWE = L或GW = L WRITE = H ，当所有字节写使能信号
（ BW
A
， BW
B
， BW
C
， BW
D
） ， BWE ， GW = H。
4. DQ管脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
5. SRAM总是启动时ADSP是断言一个读周期，无论GW ， BWE ，或BW的状态
[A ：D ]
。写只能在下一时钟发生
在ADSP后或ADSC的说法。其结果是，参考必须的写周期开始，以使输出为三态之前，驱动为高电平。 OE是一个
不喜欢的写周期的剩余部分。
6. OE是异步的，并且不采样与时钟的上升。这是在写周期内屏蔽。在读周期中的所有数据位为三态时， OE
处于非活动状态，或当装置被取消，并且所有的数据位表现为输出时OE为有效（低电平） 。
文件编号： 001-00210修订版**
第15个5
[+ ]反馈
QQ：2880707522 复制
