初步
CY7C1330AV25
CY7C1332AV25
18兆位（ 512K ×36 /为1Mbit ×18 ）
流水线寄存器 - 寄存器写入晚
特点
快速的时钟速度： 250 ， 200 MHz的
快速存取时间： 2.0 ， 2.25纳秒
同步流水线操作与自定时晚
写
内部同步输出注册消除
需要控制的OE
2.5V内核电源电压
1.4–1.9V V
DDQ
电源采用V
REF
0.68-0.95V的
- 范围广HSTL I / O电平
单差分HSTL时钟输入K和K
单WE （读/写）控制引脚
单个字节写入（ BWS
[A ：D ]
）控制（可绑
低）
通用I / O
异步输出使能输入
可编程阻抗输出驱动器
针对BGA封装的版本JTAG边界扫描
提供一个119球BGA封装（ CY7C1330AV25
和CY7C1332AV25 ）
功能说明
该CY7C1330AV25和CY7C1332AV25高perfor-
曼斯，流水线同步SRAM的设计与后期
写操作。这些SRAM可以达到时速可达250
兆赫。每个存储单元由六个晶体管。
晚写功能避免了在需要的空闲周期
从读取到写入周转总线。
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（K）。同步
输入包括所有的地址（A ） ，所有的数据输入端（ DQ
[A ：D ]
） ，芯片
使能（ CE ） ，字节写选择（ BWS
[A ：D ]
）和读写
控制（ WE） 。读或写操作可以与启动
芯片使能引脚（ CE） 。这个信号使用户能够
选择/需要时取消该设备。
断电功能，通过拉动来实现
同步信号ZZ高。
输出使能（ OE）是一个异步输入信号。 OE罐
用于禁止输出在任何给定的时间。
四个引脚用于实现JTAG测试功能。该
JTAG电路用于以串行移位数据和从所述
装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据
在操作的这个测试模式。
CON组fi guration
CY7C1330AV25 - 512K ×36
CY7C1332AV25 - 1M ×18
逻辑框图
K,K
时钟
卜FF器
D数据-在REG 。
CE Q（ 2stage ）
OUTOUT
注册
逻辑
A
x
CE
控制
和WRITE
逻辑
512Kx36
1Mx18
DQ
x
WE
BWS
x
内存
ARRAY
ZZ
OE
A
X
DQ
X
BWS
X
512Kx36
X = 18 ： 0 X = A，B ， C，D X = A，B ， C，D
1Mx18
X = 19:0
X = A，B
X = A，B
赛普拉斯半导体公司
文件编号： 001-07844修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月20日
[+ ]反馈
初步
选购指南
CY7C1330AV25-250
CY7C1332AV25-250
最大访问时间
最大工作电流
最大的CMOS待机电流
2.0
600
280
CY7C1330AV25
CY7C1332AV25
CY7C1330AV25-200
CY7C1332AV25- 200
2.25
550
260
单位
ns
mA
mA
销刀豆网络gurations
119球BGA封装（ 14 ×22× 2.4毫米）
CY7C1330AV25 （ 512K ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
A
A
DQ
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
3
A
A
A
V
SS
V
SS
V
SS
BWS
c
V
SS
V
REF
V
SS
BWS
d
V
SS
V
SS
V
SS
M
1
A
TDI
4
NC
NC
V
DD
ZQ
CE
OE
NC
NC
V
DD
K
K
WE
A0
A1
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
V
REF
V
SS
BWS
a
V
SS
V
SS
V
SS
M
2
A
TDO
6
A
A
A
DQ
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DQ
a
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
DQ
d
DQ
d
DQ
d
DQ
d
A
NC
TMS
CY7C1332AV25 （ 1M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
b
NC
V
DDQ
NC
DQ
b
V
DDQ
NC
DQ
b
V
DDQ
DQ
b
NC
NC
NC
V
DDQ
2
A
A
A
NC
DQ
b
NC
DQ
b
NC
V
DD
DQ
b
3
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
V
REF
V
SS
NC
V
SS
V
SS
V
SS
M
1
A
TDI
4
NC
NC
V
DD
ZQ
CE
OE
NC
NC
V
DD
K
K
WE
A0
A1
V
DD
NC
TCK
5
A
A
A
V
SS
V
SS
V
SS
NC
V
SS
V
REF
V
SS
BWS
a
V
SS
V
SS
V
SS
M
2
A
TDO
6
A
A
A
DQ
a
NC
DQ
a
NC
DQ
a
V
DD
NC
DQ
a
NC
DQ
a
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQ
a
V
DDQ
DQ
a
NC
V
DDQ
DQ
a
NC
V
DDQ
NC
DQ
a
NC
ZZ
V
DDQ
NC
DQ
b
NC
DQ
b
A
A
TMS
文件编号： 001-07844修订版**
第19 2
[+ ]反馈
初步
引脚德网络nitions
名字
A
BWS
a
BWS
b
BWS
c
BWS
d
WE
K,K
CE
OE
I / O类型
输入 -
同步
输入 -
同步
描述
CY7C1330AV25
CY7C1332AV25
用于选择的地址位置中的一个地址输入。
取样在上升
在K的边缘
字节写选择输入，低电平有效。
合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
a
控制DQ
a
， BWS
b
控制DQ
b
,
BWS
c
控制DQ
c
， BWS
d
控制DQ
d
.
写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
被置为低电平以启动一个写序列和高启动一个读序列。
时钟输入。
用于捕获所有的同步输入到设备中。
芯片使能输入，低电平有效。
采样在CLK的上升沿。习惯/过去常常
选择/取消选择该设备。
输出使能，低电平有效。
再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚允许
表现为输出。当拉高高， I / O引脚处于三态，并作为输入
数据引脚。写序列的数据部分期间OE被屏蔽，在第一
时钟从取消选择状态，并出现在设备一直在
取消选择。
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。为输出，他们提供包含在数据
内存位置指定由A
[x:0]
在读周期的前一个时钟的上升。该
销方向由OE和内部控制逻辑来控制。当OE
置为低电平时，引脚可以表现为输出。当HIGH ， DQ
a
-DQ
d
被放置在
一个三态条件。输出被自动的数据部分中的三态
写过程，在从一个取消选定状态时出现的第一时钟，并
当设备被取消，不管OE的状态。 DQ的a，b ， C，D是9位宽
模式控制引脚，用于设置读取正确的协议。
对指定设备
操作中，M
1
必须连接到V
SS
和M
2
必须连接到V
DD
或V
DDQ
.
这些模式引脚必须设置在上电时，可以装置在不改变
操作。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”
条件与数据的完整性保护。
输出阻抗匹配输入。
此输入用于调整器件输出到
该系统数据总线的阻抗。 Q
[x:0]
输出阻抗被设定为0.2× RQ。其中
RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DDQ
，这使得最小阻抗模式。该引脚
不能直接连接到GND或悬空。
电源输入到该装置的核心。
对于这个装置，在V
DD
为2.5V 。
电源为I / O电路。
对于这个装置，在V
DDQ
为1.5V 。
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及AC测量点。
地面的装置。
应连接到该系统的地面。
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。
串行数据，在到JTAG电路。
采样于TCK的上升沿。
该引脚控制测试访问端口状态机。
取样的上升沿
的TCK 。
串行时钟到JTAG电路。
未连接。
输入 -
同步
输入 -
差分时钟
输入 -
同步
输入 -
异步
DQ
a
DQ
b
DQ
c
DQ
d
I / O-
同步
M
1,
M
2
阅读协议模式
引脚
ZZ
ZQ
输入 -
异步
输入
V
DD
V
DDQ
V
REF
V
SS
TDO
TDI
TMS
TCK
NC
电源
I / O电源
输入 -
参考电压
地
JTAG串行输出
同步
JTAG串行输入
同步
测试模式选择
同步
JTAG串行时钟
–
文件编号： 001-07844修订版**
第19 3
[+ ]反馈
初步
介绍
功能概述
该CY7C1330AV25和CY7C1332AV25是synchronous-
流水线延迟写入SRAM的速度运行高达250 MHz 。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为2.0纳秒
（ 250 - MHz器件） 。
访问可以通过产生片选（ CE）上启动
在时钟的上升沿。呈现给地址
设备将被锁定在时钟的该边缘。访问
可以是一个读或写操作，这取决于
写状态使能（ WE） 。 BWS
并[d ：一]
可用于
进行单个字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时晚
写电路。
所有操作（读，写，并取消）是流水线。
流水线读访问
当满足下列条件的读取访问启动
满足于时钟的上升： （ 1 ）芯片使能（ CE ）是断言活跃
（2 ）写使能输入信号（ WE）被置为高电平。
呈现给地址输入端的地址被锁存到
的地址寄存器，并提交给存储器核心以及
控制逻辑。所述控制逻辑确定读访问
正在进行中，并且允许所请求的数据传播到
输出寄存器的输入端。在下一上升沿
时钟所需的数据被允许通过传播
输出寄存器和内上2.0纳秒（ 250 - MHz的数据总线
设备）提供OE是低电平有效。的第一时钟之后
访问读取输出缓冲器由OE和控制
内部控制逻辑。操作环境必须在驱动至低电平，以便使
装置开车出所请求的数据。在第二
钟，随后的操作（读/写/取消）即可
发起。取消选择该设备还流水线。因此，
在SRAM的芯片中的一个取消在时钟的上升
使能信号，其输出将三态之后的下一个时钟
上升。
旁路读操作
旁路发生读操作时，最后一个写操作
随后的读操作，其中写入和读出地址
是相同的。的数据输出，从在该数据提供
寄存器而不是存储器阵列。发生此操作
在逐字节的基础。如果只有一个字节的写过程中被写入
操作和读操作是在同一个执行
地址;在随后进行的部分旁路读取操作
因为新的字节数据将是从DATAIN寄存器而
剩余的字节是从存储器阵列。
晚写访问
晚写功能允许写入数据将提交
一个周期后的访问开始之后。此功能消除
纳茨一个总线周转周期是必要的时
从读出将要在一个普通的写入流水线
同步突发SRAM 。
当满足下列条件都写访问权限启动
满意在时钟的上升： （ 1 ） CE断言主动和（2）
写信号WE为低电平。地址提交给
文件编号： 001-07844修订版**
CY7C1330AV25
CY7C1332AV25
A
x
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
数据线是自动三态无关的
当检测到参考输入信号的状态的写。这
允许外部逻辑来呈现对DQ和DQP数据
（ DQ
[A ： B]
对于CY7C1332AV25和DQ
[A ：D ]
对于CY7C1330AV25 ） 。
此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升（呈现给DQ的数据或其子集
对于字节写操作，请参阅写周期说明表
详情）输入锁存到设备和写入是
完整的。
在写操作期间写入的数据由控制
BWS （ BWS
[A ：D ]
对于CY7C1330AV25和BWS
[A ： B]
为
CY7C1332AV25 ）信号。该CY7C1330AV25和
CY7C1332AV25提供描述字节写入能力
在写周期说明表。断言写
使能输入（ WE）与选定的字节写选择（ BWS ）
输入将有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。字节写能力有了
包括以大大简化的读/修改/写
序列，其可以减少到简单的字节写操作
系统蒸发散。
因为CY7C1330AV25 / CY7C1332AV25是一种常见的
I / O装置，数据不能被驱动到装置，而
输出是活动的。输出使能（ OE ）可以被拉高
HIGH提交数据到DQ输入之前。这样做会
三态输出驱动器。为安全起见， DQ是
在写入周期中的数据部分期间自动三态，
不管OE的状态。
上电/掉电电源电压定序
在上电和掉电电源电压的应用
建议如下：
电： V
SS
, V
DD
, V
DDQ
, V
REF
, V
IN
.
省电： V
IN
, V
REF
, V
DDQ
, V
DD
, V
SS
.
V
DDQ
可以应用/同时结合V除去
DD
as
只要V
DDQ
不超过V
DD
超过0.5V 。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ之间
引脚上的SRAM和V
SS
以允许的SRAM调整其
输出驱动器阻抗。 RQ的值必须在5倍
由SRAM中，该控制的目标线路阻抗的值
RQ允许的范围内，以保证与阻抗匹配
的± 10％的公差是175Ω和350Ω之间
,
同
V
DDQ
= 1.5V 。的输出阻抗被调整每1024
周期调整为在电源电压和temper-漂移
ature.The输出缓冲器还可以在经编程
通过连接ZQ到V最小阻抗配置
DD
.
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
第19 4
[+ ]反馈
初步
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE必须保持非活动状态的持续时间
t
ZZREC
之后， ZZ输入返回低电平。
CY7C1330AV25
CY7C1332AV25
周期说明真值表
[1, 2, 3, 4, 5]
经营地址使用CE
取消选中外部
开始读取外部
开始写外部
睡眠模式
-
1
0
0
X
我们BWS
x
CLK ZZ
X
1
0
X
X
X
有效
X
L-H
L-H
L-H
X
0
0
0
1
评论
I / O的三态下下一个公认的时钟。
地址锁存。数据驱动输出时钟的下一个上升沿。
提交SRAM上的下一个崛起的地址锁存，数据
在时钟的边缘。
掉电模式。
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
测试条件
ZZ > V
IH
ZZ > V
IH
ZZ < V
IL
2t
CYC
分钟。
马克斯。
128
2t
CYC
单位
mA
ns
ns
写周期说明
[1, 2]
功能（ CY7C1330AV25 ）
读
写字节0 - DQ
a
写字节1 - DQ
b
写字节1,0
写字节2 - DQ
c
写字节2,0
写字节2 ， 1
写字节2 ， 1 ， 0
写字节3 - DQ
d
写字节3,0
写字节3,1
写字节3 ， 1,0
写字节3 ， 2
写字节3 ， 2 ， 0
写字节3 ， 2 ， 1
写的所有字节
异常中断写入所有字节
WE
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
BW
d
X
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
BW
c
X
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
BW
b
X
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
BW
a
X
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
写周期说明
[1, 2]
功能（ CY7C1332AV25 ）
读
写字节0 - DQ
a
写字节1 - DQ
b
写的所有字节
异常中断写入所有字节
WE
1
0
0
0
0
BW
b
X
1
0
0
1
BW
a
X
0
1
0
1
注意事项：
1， X = “无关， ” 1 =逻辑高电平， 0 =逻辑低电平。 BWSx = 0表示的至少一个字节写选有效， BWSx =有效意味着所需字节写入
选择断言，看到写周期说明表的详细信息。
2.写由WE和BWSx定义。见写周期说明表的详细信息。
3. DQ管脚由当前周期和所述参考信号的控制。
4.设备将开机了取消和I / O的一个三态条件下，无论OE 。
5.假设OE低。
文件编号： 001-07844修订版**
第19 5
[+ ]反馈
QQ：2881677436 复制
