CY7C1329
64K ×32的同步流水线高速缓存RAM
特点
支持133 -MHz的总线的奔腾
和PowerPC
零等待状态操作
完全注册的输入和输出管线
手术
64K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 4.2纳秒（ 133 - MHz器件）
- 5.5纳秒（ 100 - MHz器件）
用户可选的突发计数器支持Intel
奔腾交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装的引脚
“ZZ”睡眠模式选项和停止时钟选项
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延是4.2纳秒（ 133 - MHz的
装置） 。
该CY7C1329支持或者交错突发
序所使用的Intel Pentium处理器或线性猝发
序所使用的处理器，如PowerPC的。该
脉冲串序列是通过MODE引脚选择。访问
可以断言无论是处理器的地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ）在
时钟的上升。通过突发序列晋升地址
由ADV输入控制。 2位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的四个字节写入
选择（ BW
[3:0]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写的进行
电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了提供
在深度扩展正确的数据， OE是在掩盖
从取消选择新兴的读周期的第一个时钟时，
状态。
功能说明
该CY7C1329是3.3V ， 64K 32同步流水线
SRAM缓存设计，支持零等待状态的二次
高速缓存以最小的胶合逻辑。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[15:0]
GW
BWE
BW
3
BW
2
BW
1
模式
(A
[1:0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
地址
CE注册
D
D
Q
14
16
16
14
DQ [31:24 ]问
BYTEWRITE
注册
64K × 32
内存
ARRAY
DQ [23:16 ]问
BYTEWRITE
注册
D
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
BW
0
CE
1
CE
2
CE
3
32
32
D
ENABLE Q
CE注册
CLK
D
Q
使能延迟
注册
CLK
产量
注册
CLK
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[31:0]
赛普拉斯半导体公司
文件编号： 38-05279牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年3月31日
CY7C1329
引脚德网络nitions
引脚数
名字
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的64K地址位置中的一个地址输入。
采样
在CLK的上升沿，如果ADSP或ADSC是低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。
还用
递增突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用，
化与CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
49–44, 81,82, A
[15:0]
99, 100, 32–37
96–93
88
BW
[3:0]
GW
87
89
98
97
92
86
BWE
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， I / O
引脚三态，并作为输入数据引脚。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
同步
输入 -
同步
超前输入信号，采样在CLK的上升沿。
当断言，它
自动递增的猝发周期的地址。
地址选通从处理器，采样在CLK的上升沿。
当
置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是
认可。 ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。
当
置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是
认可。
83
84
ADV
ADSP
85
ADSC
输入 -
同步
64
ZZ
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键
异步“休眠”状态与数据的完整性保护。
I / O-
同步
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[15:0]
在读取的先前的时钟上升
周期。销的方向由OE控制。当OE是低电平时，
引脚用作输出。当HIGH ， DQ
[31:0]
被放置在一个三态条件。
29 ， 28 ， 25-22 ， DQ
[31:0]
19, 18,13,12,
9–6, 3, 2, 79,
78, 75–72, 69,
68, 63, 62
59–56, 53, 52
15, 41, 65, 91 V
DD
17, 40, 67, 90 V
SS
4, 11, 20, 27, V
DDQ
54, 61, 70, 77
5, 10, 21, 26, V
SSQ
55, 60, 71, 76
31
模式
电源
电源输入到该装置的核心。
应连接至3.3V
电源。
地
I / O电源
供应
I / O接地
输入 -
STATIC
–
地面的装置的核心。
应连接到该系统的地面。
电源为I / O电路。
应连接到3.3V电源。
地面的I / O电路。
应连接到该系统的地面。
选择爆秩序。
当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。
未连接。
1 ，14，16 ，30，数控
38, 39, 42, 43,
50, 51, 66, 80
文件编号： 38-05279牧师* B
第15 3
CY7C1329
介绍
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为4.2纳秒
（ 133 MHz的设备）。
该CY7C1329支持系统利用二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium和i486处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第
在一阵顺序寻址和自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都是拉高高。 ADSP被忽略
如果CE
1
为HIGH 。呈现给地址输入端的地址
(A
[15:0]
）被存储到地址前进的逻辑和
地址寄存器，同时被提供给存储器核心。
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿
数据被允许通过输出寄存器向传播和
到内4.2纳秒（ 133- MHz器件）如果OE是数据总线
低电平有效。当SRAM是唯一的例外
刚刚脱离取消选择状态为选中状态，其
输出总是的第一周期期间，三态
访问。的存取的第一个周期后，输出为
通过OE信号控制。连续的单周期读
被支持。一旦SRAM被取消，在时钟的上升
在芯片选择，要么ADSP或ADSC信号，其输出
会立刻三态。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[15:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
0
-BW
3
）和ADV输入是
在这第一个周期忽略。
ADSP触发写操作需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
输入端被写入，对应
在RAM的核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[3:0]
信号。该CY7C1329提供字节写入功能，是
在写周期说明表所述。断言
字节写使能输入（ BWE ）与选定的字节写
（ BW
[3:0]
）输入将有选择地写入只有所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出
驱动程序。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[3:0]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发写访问需要
单时钟周期来完成。地址提交给
A
[15:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的，该数据提供给DQ
[31:0]
被写入到
在RAM芯相应的地址位置。如果一个字节
写操作进行的，只有被选中的字节写入。字节
字节写操作期间未选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出
驱动程序。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
突发序列
该CY7C1329提供一个二位环绕计数器，由供给
A
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
文件编号： 38-05279牧师* B
第15 4
CY7C1329
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3,
ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
线性突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
10
11
00
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
00
01
10
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
描述
贪睡模式，待机电流
租金
设备操作ZZ
ZZ恢复时间
测试条件
ZZ > V
DD
0.2V
ZZ > V
DD
0.2V
ZZ < 0.2V
2t
CYC
分钟。
马克斯。
3
2t
CYC
单位
mA
ns
ns
周期说明
[1,2,3]
下一个周期
未选中
未选中
未选中
未选中
未选中
开始阅读
开始阅读
继续阅读
继续阅读
继续阅读
继续阅读
暂停阅读
暂停阅读
暂停阅读
暂停阅读
开始写
添加。二手
无
无
无
无
无
外
外
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
ZZ
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
CE
3
X
1
X
1
X
0
0
X
X
X
X
X
X
X
X
X
CE
2
X
X
0
X
0
1
1
X
X
X
X
X
X
X
X
X
CE
1
1
0
0
0
0
0
0
X
X
1
1
X
X
1
1
X
ADSP
X
0
0
1
1
0
1
1
1
X
X
1
1
X
X
1
ADSC
0
X
X
0
0
X
0
1
1
1
1
1
1
1
1
1
ADV
X
X
X
X
X
X
X
0
0
0
0
1
1
1
1
1
OE
X
X
X
X
X
X
X
1
0
1
0
1
0
1
0
X
DQ
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
DQ
高阻
DQ
高阻
DQ
高阻
DQ
高阻
写
X
X
X
X
X
X
读
读
读
读
读
读
读
读
读
写
注意事项：
1， X = “无关， ” 1 = HIGH ， 0 =低。
2.写由BWE ， BW定义
[3:0]
和GW 。见写周期说明表。
3. DQ管脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
文件编号： 38-05279牧师* B
第15个5
CY7C1329
64K ×32的同步流水线高速缓存RAM
特点
支持133 -MHz的总线奔腾和PowerPC
零等待状态操作
完全注册的输入和输出管线
手术
64K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 4.2纳秒（ 133 - MHz器件）
- 5.5纳秒（ 100 - MHz器件）
- 7.0纳秒（ 75 - MHz器件
用户可选的突发计数器支持英特尔
奔腾交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
符合JEDEC标准的100引脚排列TQFP
“ZZ”睡眠模式选项和停止时钟选项
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
从时钟上升imum存取延迟为4.2纳秒（ 133 -MHz的
装置） 。
该CY7C1329支持或者交错突发SE-
quence使用的Intel Pentium处理器或线性猝发
序所使用的处理器，如PowerPC的。爆
序列是通过MODE引脚选择。可以访问
可以通过确认该处理器地址选通脉冲启动
（ ADSP ）或控制器地址选通（ ADSC ）在时钟的上升。
通过突发序列地址的进步所配置
由ADV输入控制。 2位片上环绕爆
计数器捕获所述第一地址中的一个脉冲串序列和
自动递增地址突发的其余部分
访问。
字节写操作均合格的四个字节写入
选择（ BW
[3:0]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写税务局局长的进行
cuitry 。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了提供prop-
在深度扩展器的数据， OE是在第一屏蔽
从取消选择状态，当出现一个读周期的时钟。
功能说明
该CY7C1329是3.3V ， 64K 32同步流水线
SRAM缓存设计，支持零等待状态的二次
高速缓存以最小的胶合逻辑。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[15:0]
GW
BWE
BW
3
BW
2
模式
(A
[1:0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
D
DQ [31:24 ]问
BYTEWRITE
注册
14
16
16
14
64KX32
内存
ARRAY
DQ [23:16 ]问
BYTEWRITE
注册
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
BW
1
D
BW
0
CE
1
CE
2
CE
3
32
32
D
ENABLE Q
CE注册
CLK
D
Q
使能延迟
注册
CLK
产量
注册
CLK
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[31:0]
Intel和Pentium是Intel Corporation的注册商标。
PowerPC是IBM公司的注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年8月6日
CY7C1329
引脚德网络nitions
引脚数
49–44, 81,82,
99, 100,
32–37
96–93
88
名字
A
[15:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的64K地址位置中的一个地址输入。采样的
上升CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。当上的上升沿置位低
CLK ，一个全球性的写入的数值进行（所有字节写入，不管
在BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。如果ADSP被忽略
CE
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制着我的方向/ O
销。当低时， I / O引脚用作输出。当拉高高， I / O引脚
有三态，并作为输入数据引脚。中的所述第一时钟的OE被屏蔽
一个从取消选中状态时出现的读周期。
超前输入信号，采样在CLK的上升沿。当断言，它自动
matically递增在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[15:0]
期间的前一个时钟的上升
读周期。销的方向由OE控制。当OE是断言
低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
被放置在一个三态
条件。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
地面的I / O电路。应连接到该系统的地面。
选择爆秩序。当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。
未连接。
BW
[3:0]
GW
87
89
98
BWE
CLK
CE
1
97
92
86
CE
2
CE
3
OE
83
84
ADV
ADSP
输入 -
同步
输入 -
同步
85
ADSC
输入 -
同步
输入 -
异步
I / O-
同步
64
ZZ
29, 28,
DQ
[31:0]
25–22, 19,
18,13,12,
9–6, 3, 2, 79,
78, 75–72,
69, 68, 63, 62
59–56, 53, 52
15, 41, 65, 91 V
DD
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 21, 26,
55, 60, 71, 76
31
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
-
1 ，14，16 ，30，数控
38, 39, 42, 43,
50, 51, 66, 80
3
CY7C1329
介绍
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
从时钟上升imum接入延迟（叔
CO
）为4.2纳秒（ 133 - MHz的
装置） 。
该CY7C1329支持系统利用二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium和i486的处理器。线性
突发序列适合于采用一个线性的处理器
爆序列。突发顺序是用户可选择的，并且是DE-
通过抽样的方式输入termined 。访问可以initi-
ated与任何处理器地址选通（ ADSP ）或
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[15:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。该cor-
响应数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在4.2纳秒（ 133 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[15:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
0
-BW
3
）和ADV输入是
在这第一个周期忽略。
ADSP触发写操作需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
输入端被写入，对应
在RAM的核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[3:0]
显
良。该CY7C1329提供字节写入功能，是DE-
刻划在写周期说明表。断言字节
写使能输入（ BWE ）与选定的字节写
（ BW
[3:0]
）输入将有选择地写入只有所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[3:0]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发写访问需要
单时钟周期来完成。地址提交给
A
[15:0]
被加载到地址寄存器和地址AD-
vancement逻辑而被输送到RAM核心。该
在这个周期ADV输入被忽略。如果一个全局写所配置
涵道，该数据呈现给DQ
[31:0]
被写入到
在RAM芯相应的地址位置。如果一个字节写
进行的，只有选定的字节写入。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
突发序列
该CY7C1329提供一个二位环绕计数器，由供给
A
[1:0]
，实现无论是交错或线性突发SE-
quence 。交错的脉冲串序列被设计specifi-
美云，支持英特尔奔腾应用。线性爆
序列被设计为支持遵循线性的处理器
耳边一阵序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
4
CY7C1329
线性突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
10
11
00
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ plac-
西文中功率节省“睡眠”模式中的SRAM 。两个时钟
指令周期才能从这个“休眠”模式进入或退出。
在此模式下，数据的完整性是有保证。访问
当进入“休眠”模式下，不考虑待处理
有效的，也不是在完成所保证的操作。该
设备之前必须进入“休眠”模式取消选择。
CE
1
，CE
2
，CE
3,
ADSP和ADSC必须保持非活动状态的
吨的持续时间
ZZREC
之后， ZZ输入返回低电平。
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
描述
贪睡模式
待机电流
设备操作
ZZ
ZZ恢复时间
测试条件
ZZ > V
DD
0.2V
ZZ > V
DD
0.2V
ZZ < 0.2V
2t
CYC
民
最大
3
2t
CYC
单位
mA
ns
ns
周期说明
[1,2,3]
下一个周期
未选中
未选中
未选中
未选中
未选中
开始阅读
开始阅读
继续阅读
继续阅读
继续阅读
继续阅读
暂停阅读
暂停阅读
暂停阅读
暂停阅读
开始写
开始写
开始写
继续写
继续写
挂起写
挂起写
ZZ “睡眠”
添加。二手
无
无
无
无
无
外
外
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
外
NEXT
NEXT
当前
当前
无
ZZ
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
CE
3
X
1
X
1
X
0
0
X
X
X
X
X
X
X
X
X
X
0
X
X
X
X
X
CE
2
X
X
0
X
0
1
1
X
X
X
X
X
X
X
X
X
X
1
X
X
X
X
X
CE
1
1
0
0
0
0
0
0
X
X
1
1
X
X
1
1
X
1
0
X
1
X
1
X
ADSP
X
0
0
1
1
0
1
1
1
X
X
1
1
X
X
1
X
1
1
X
1
X
X
ADSC
0
X
X
0
0
X
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
X
ADV
X
X
X
X
X
X
X
0
0
0
0
1
1
1
1
1
1
X
0
0
1
1
X
OE
X
X
X
X
X
X
X
1
0
1
0
1
0
1
0
X
X
X
X
X
X
X
X
DQ
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
DQ
高阻
DQ
高阻
DQ
高阻
DQ
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
写
X
X
X
X
X
X
读
读
读
读
读
读
读
读
读
写
写
写
写
写
写
写
X
注意事项：
1， X = “无所谓” ， 1 = HIGH ， 0 =低。
2.写由BWE ， BW定义
[3:0]
和GW 。见写周期说明表。
3. DQ管脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
5
CY7C1329
64K ×32的同步流水线高速缓存RAM
特点
支持133 -MHz的总线奔腾和PowerPC
零等待状态操作
完全注册的输入和输出管线
手术
64K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 4.2纳秒（ 133 - MHz器件）
- 5.5纳秒（ 100 - MHz器件）
- 7.0纳秒（ 75 - MHz器件
用户可选的突发计数器支持英特尔
奔腾交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
符合JEDEC标准的100引脚排列TQFP
“ZZ”睡眠模式选项和停止时钟选项
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
从时钟上升imum存取延迟为4.2纳秒（ 133 -MHz的
装置） 。
该CY7C1329支持或者交错突发SE-
quence使用的Intel Pentium处理器或线性猝发
序所使用的处理器，如PowerPC的。爆
序列是通过MODE引脚选择。可以访问
可以通过确认该处理器地址选通脉冲启动
（ ADSP ）或控制器地址选通（ ADSC ）在时钟的上升。
通过突发序列地址的进步所配置
由ADV输入控制。 2位片上环绕爆
计数器捕获所述第一地址中的一个脉冲串序列和
自动递增地址突发的其余部分
访问。
字节写操作均合格的四个字节写入
选择（ BW
[3:0]
）输入。全局写使能（ GW ）覆盖
所有写字节输入和写入数据到所有的四个字节。所有的写操作
带有片上同步自定时写税务局局长的进行
cuitry 。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了提供prop-
在深度扩展器的数据， OE是在第一屏蔽
从取消选择状态，当出现一个读周期的时钟。
功能说明
该CY7C1329是3.3V ， 64K 32同步流水线
SRAM缓存设计，支持零等待状态的二次
高速缓存以最小的胶合逻辑。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[15:0]
GW
BWE
BW
3
BW
2
模式
(A
[1:0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
D
DQ [31:24 ]问
BYTEWRITE
注册
14
16
16
14
64KX32
内存
ARRAY
DQ [23:16 ]问
BYTEWRITE
注册
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
BW
1
D
BW
0
CE
1
CE
2
CE
3
32
32
D
ENABLE Q
CE注册
CLK
D
Q
使能延迟
注册
CLK
产量
注册
CLK
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[31:0]
Intel和Pentium是Intel Corporation的注册商标。
PowerPC是IBM公司的注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年8月6日
CY7C1329
引脚德网络nitions
引脚数
49–44, 81,82,
99, 100,
32–37
96–93
88
名字
A
[15:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的64K地址位置中的一个地址输入。采样的
上升CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。当上的上升沿置位低
CLK ，一个全球性的写入的数值进行（所有字节写入，不管
在BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。如果ADSP被忽略
CE
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制着我的方向/ O
销。当低时， I / O引脚用作输出。当拉高高， I / O引脚
有三态，并作为输入数据引脚。中的所述第一时钟的OE被屏蔽
一个从取消选中状态时出现的读周期。
超前输入信号，采样在CLK的上升沿。当断言，它自动
matically递增在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[15:0]
期间的前一个时钟的上升
读周期。销的方向由OE控制。当OE是断言
低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
被放置在一个三态
条件。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
地面的I / O电路。应连接到该系统的地面。
选择爆秩序。当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。
未连接。
BW
[3:0]
GW
87
89
98
BWE
CLK
CE
1
97
92
86
CE
2
CE
3
OE
83
84
ADV
ADSP
输入 -
同步
输入 -
同步
85
ADSC
输入 -
同步
输入 -
异步
I / O-
同步
64
ZZ
29, 28,
DQ
[31:0]
25–22, 19,
18,13,12,
9–6, 3, 2, 79,
78, 75–72,
69, 68, 63, 62
59–56, 53, 52
15, 41, 65, 91 V
DD
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 21, 26,
55, 60, 71, 76
31
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
-
1 ，14，16 ，30，数控
38, 39, 42, 43,
50, 51, 66, 80
3
CY7C1329
介绍
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。 MAX-
从时钟上升imum接入延迟（叔
CO
）为4.2纳秒（ 133 - MHz的
装置） 。
该CY7C1329支持系统利用二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium和i486的处理器。线性
突发序列适合于采用一个线性的处理器
爆序列。突发顺序是用户可选择的，并且是DE-
通过抽样的方式输入termined 。访问可以initi-
ated与任何处理器地址选通（ ADSP ）或
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[15:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。该cor-
响应数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在4.2纳秒（ 133 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[15:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
0
-BW
3
）和ADV输入是
在这第一个周期忽略。
ADSP触发写操作需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
输入端被写入，对应
在RAM的核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[3:0]
显
良。该CY7C1329提供字节写入功能，是DE-
刻划在写周期说明表。断言字节
写使能输入（ BWE ）与选定的字节写
（ BW
[3:0]
）输入将有选择地写入只有所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[3:0]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发写访问需要
单时钟周期来完成。地址提交给
A
[15:0]
被加载到地址寄存器和地址AD-
vancement逻辑而被输送到RAM核心。该
在这个周期ADV输入被忽略。如果一个全局写所配置
涵道，该数据呈现给DQ
[31:0]
被写入到
在RAM芯相应的地址位置。如果一个字节写
进行的，只有选定的字节写入。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。
由于CY7C1329是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
输入。这样做将三态输出driv-
ERS 。为安全起见， DQ
[31:0]
是自动
三态每当一个写周期被检测，而不管
OE的状态。
突发序列
该CY7C1329提供一个二位环绕计数器，由供给
A
[1:0]
，实现无论是交错或线性突发SE-
quence 。交错的脉冲串序列被设计specifi-
美云，支持英特尔奔腾应用。线性爆
序列被设计为支持遵循线性的处理器
耳边一阵序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
4
CY7C1329
线性突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
10
11
00
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ plac-
西文中功率节省“睡眠”模式中的SRAM 。两个时钟
指令周期才能从这个“休眠”模式进入或退出。
在此模式下，数据的完整性是有保证。访问
当进入“休眠”模式下，不考虑待处理
有效的，也不是在完成所保证的操作。该
设备之前必须进入“休眠”模式取消选择。
CE
1
，CE
2
，CE
3,
ADSP和ADSC必须保持非活动状态的
吨的持续时间
ZZREC
之后， ZZ输入返回低电平。
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
描述
贪睡模式
待机电流
设备操作
ZZ
ZZ恢复时间
测试条件
ZZ > V
DD
0.2V
ZZ > V
DD
0.2V
ZZ < 0.2V
2t
CYC
民
最大
3
2t
CYC
单位
mA
ns
ns
周期说明
[1,2,3]
下一个周期
未选中
未选中
未选中
未选中
未选中
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开始写
开始写
开始写
继续写
继续写
挂起写
挂起写
ZZ “睡眠”
添加。二手
无
无
无
无
无
外
外
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
外
NEXT
NEXT
当前
当前
无
ZZ
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
CE
3
X
1
X
1
X
0
0
X
X
X
X
X
X
X
X
X
X
0
X
X
X
X
X
CE
2
X
X
0
X
0
1
1
X
X
X
X
X
X
X
X
X
X
1
X
X
X
X
X
CE
1
1
0
0
0
0
0
0
X
X
1
1
X
X
1
1
X
1
0
X
1
X
1
X
ADSP
X
0
0
1
1
0
1
1
1
X
X
1
1
X
X
1
X
1
1
X
1
X
X
ADSC
0
X
X
0
0
X
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
X
ADV
X
X
X
X
X
X
X
0
0
0
0
1
1
1
1
1
1
X
0
0
1
1
X
OE
X
X
X
X
X
X
X
1
0
1
0
1
0
1
0
X
X
X
X
X
X
X
X
DQ
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
DQ
高阻
DQ
高阻
DQ
高阻
DQ
高阻
高阻
高阻
高阻
高阻
高阻
高阻
高阻
写
X
X
X
X
X
X
读
读
读
读
读
读
读
读
读
写
写
写
写
写
写
写
X
注意事项：
1， X = “无所谓” ， 1 = HIGH ， 0 =低。
2.写由BWE ， BW定义
[3:0]
和GW 。见写周期说明表。
3. DQ管脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
5
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