CY7C1327F
4 -MB （ 256K ×18 ）流水线同步SRAM
特点
注册的输入和输出的流水线操作
256K × 18个通用I / O架构
3.3V核心供电
3.3V / 2.5V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾交错或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供的JEDEC标准的100引脚TQFP和119球
BGA封装。
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1327F SRAM集成262,144 ×18的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ： B]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可以在一到两个字节宽
由字节写入控制输入进行控制。 GW的时候主动
低导致要写入的所有字节。
该CY7C1327F从+ 3.3V内核电源供电
而所有的输出也有+ 3.3V或+ 2.5V电源供电。
所有
输入
和
输出
是
JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
模式
地址
注册
2
A[1:0]
ADV
CLK
BURST Q1
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B,
DQP
B
写注册
DQ
B,
DQP
B
写入驱动器
内存
ARRAY
BW
A
BWE
GW
CE
1
CE2
CE3
OE
启用
注册
DQ
A,
DQP
A
写注册
DQ
A,
DQP
A
写入驱动器
SENSE
安培
BW
B
产量
注册
产量
缓冲器
E
的DQ
DQP
A
DQP
B
流水线
启用
输入
注册
ZZ
睡觉
控制
1
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com
赛普拉斯半导体公司
文件编号： 38-05216牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年12月12日
CY7C1327F
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机
当前
2.6
325
40
225兆赫
2.6
290
40
200兆赫
2.8
265
40
166兆赫
3.5
240
40
133兆赫
4.0
225
40
100兆赫
4.5
205
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
A
A
CE
1
CE
2
NC
NC
BW
B
BW
A
CE
3
V
DD
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
NC
NC
NC
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
NC
V
DD
NC
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
BYTE B
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚TQFP
CY7C1327F
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
一个字节
文件编号： 38-05216牧师* B
模式
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
第17页2
CY7C1327F
引脚德网络nitions
名字
A
0
, A
1
, A
TQFP
37,36,
32,33,34,
35,44,45,
46,47,48,
49,50,80,
81,82,99,
100
93,94
88
BGA
P4,N4,A2,
C2,R2,T2,
A3,B3,C3,
T3,A5,B5,
C5,T5,A6,
C6,R6,T6
L5,G3
H4
I / O
描述
输入 -
用于选择的256K地址位置中的一个地址输入。采样
同步于CLK的上升沿如果ADSP或ADSC是低电平有效，和CE
1
,
CE
2
和CE
3
采样活跃。 A1和A0喂2位计数器。
BW
A,
BW
B
GW
输入 -
字节写选择输入，低电平有效。
合格与BWE进行
同步字节写入到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当在低电平
CLK ，一个全球性的写操作进行同步上升沿（所有字节写入，
无论在BW的价值观
[A ： B]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样的上升沿
同步的CLK 。此信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。还
用于增加突发计数器时ADV为低电平时，在
一个脉冲串操作。
BWE
CLK
87
89
M4
K4
CE
1
CE
2
CE
3
98
E4
97
92
B2
B6
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。
同步使用与CE联
2
和CE
3
选择/取消选择该设备。 ADSP
如果CE被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。
同步使用与CE联
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。
同步使用与CE联
1
和CE
2
选择/取消选择该设备。不
连接的BGA 。凡引用，CE
3
假定在整个活跃
本文档为BGA 。
输入 -
输出使能，异步输入，低电平有效。
控制
的I / O引脚异步方向。当低时， I / O引脚用作输出。当
拉高高， I / O引脚三态，并作为输入数据引脚。
OE是在一个读周期的第一时钟从一个新兴时掩蔽
取消选中状态。
输入 -
超前输入信号，采样在CLK的上升沿，活性
同步
低。
当断言，它会自动在一阵递增地址
周期。
输入 -
从处理器地址选通，采样在CLK的上升沿，
同步
低电平有效。
当低电平时， A被抓获的地址寄存器。
A1和A0也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
输入 -
ZZ “休眠”输入，高电平有效。
这个输入，当高处设备
异步在非时间关键的“休眠”状态与数据完整性保护。为
正常工作时，该引脚为低电平或悬空。 ZZ引脚具有
内部上拉下来。
输入 -
地址选通从控制器，取样在CLK的上升沿，
同步
低电平有效。
当低电平时， A被抓获的地址寄存器。
A1和A0也被装入到该数据串计数器。当ADSP和ADSC是
既有效，只是ADSP是公认的。
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据
由CLK的上升沿触发的同步寄存器。为输出，它们提供
在包含在由“A”指定的存储单元中的数据
先前时钟上升的读周期。引脚方向控制
通过OE 。当OE是低电平时，引脚用作输出。当
高， DQS和DQP
[A ： B]
被放置在一个三态条件。
OE
86
F4
ADV
83
G4
ADSP
84
A4
ZZ
64
T7
ADSC
85
B4
DQ
A,
DQ
B
DQP
A,
DQP
B
58,59,62,
63,68,69,
72,73
8,9,12,13,
18,19,22,
23
74,24
F6,H6,L6,
N6,E7,G7,
K7,P7
D1,H1,L1,
N1,E2,G2,
K2,M2,
D6,P2
文件编号： 38-05216牧师* B
第17页4
CY7C1327F
引脚德网络nitions
（续）
名字
V
DD
V
SS
TQFP
BGA
I / O
描述
15,41,65 ，J 2 ，C 4， J4，
91
R4,J6
5,10,17,
21,26,40,
55,60,67,
71,76,90
D3,E3,F3,
H3,K3,L3,
M3,N3,P3,
D5,E5,F5,
G5,H5,K5,
M5,N5,P5
电源
电源输入到该装置的核心。
地
地面的装置。
V
DDQ
4,11,20 ，A 1， F 1 ，J 1 ，
27,54,61 ，M1， U1 ，A7
70,77
F7,J7,M7,
U7
31
R3
I / O接地
地面的I / O电路。
模式
输入 -
STATIC
选择爆秩序。
当连接到GND选择线性突发序列。
当连接到V
DD
或悬空选择交错突发序列。这
是带针，并应装置运行过程中保持不变。模式引脚
有一个内部上拉电阻。
未连接。
内部没有连接到芯片
NC
1,2,3,6,7,
14,16,25,
28,29,30,
38,39,42,
43,51,52,
53,56,57,
66,75,78,
79,95,96
B1,C1,E1,
G1,K1,P1,
R1,T1,D2,
F2,H2,L2,
N2,U2,J3,
U3,D4,L4,
T4,U4,J5,
U5,E6,G6,
K6,M6,P6,
U6,B7,C7,
D7,H7,L7,
N7,R5,R7
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该CY7C1327F支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ： B]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都冷清HIGH 。如果ADSP被忽略
CE
1
为HIGH 。出现在地址输入地址（A ）
被存储到地址前进逻辑和地址
注册而被呈现到所述存储器阵列。该
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在TCO数据总线，如果OE是低电平有效。唯一例外的
当SRAM从取消选择状态，新兴的发生
为选中状态，其输出时总是三态
的存取的第一个周期。的存取的第一个周期后，
输出由所述参考信号的控制。连续
单一的读周期的支持。一旦SRAM是
取消选择在时钟的上升由芯片选择，要么ADSP或
ADSC信号，其输出会立刻三态。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效。地址
呈现给A被加载到地址寄存器和
同时被输送到地址前进逻辑
存储器阵列。写信号（ GW ， BWE和BW
[A ： B]
）和
在这第一个周期ADV输入将被忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
文件编号： 38-05216牧师* B
第17页5
QQ：2881677436 复制
