CY7C1347C/GVT71128DA36
CY7C1327C/GVT71256DA18
256K ×18 / 128K ×36同步流水线
高速缓存RAM
特点
快速访问时间： 2.5和3.5纳秒
快速的时钟速度： 250 ， 225 ， 200 ，和166 MHz的
1纳秒的建立时间和保持时间
快速OE访问时间： 2.5纳秒和3.5纳秒
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％电源
3.3V或2.5V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
JTAG边界扫描
JEDEC标准引脚
低调的119引脚， 14毫米x 22毫米BGA （球栅
阵列）和100引脚TQFP封装
该CY7C1347C / GVT71128DA36和CYC7C1327C /
GVT71256DA18集成的SRAM和131,072x36
262,144x18 SRAM单元有先进的同步外设
全部擦除电路和一个2位计数器，用于内部突发操作。所有
同步输入端通过由一个可能的控制寄存器控
可持续的竞争，边沿触发的时钟输入（CLK） 。同步IN-
看跌期权，包括所有地址，所有的数据输入，地址流水线
芯片使能（ CE ） ，深度扩展芯片使能（ CE2和
CE2 ） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
,
启用（ BWA ， BWB ， BWC ， BWD和BWE ）和全局写
（GW） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，使
通过OE ，也都是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。 Indi-
维杜阿尔字节写入允许写入单个字节。 BWA CON-
trols DQA 。 BWB控制DQB 。 BWC控制DQC 。 BWD CON-
trols DQD 。 BWA ， BWB ， BWC和BWD可以活动只
BWE为低。 GW是低会导致所有的字节是令状
10 。在X18的版本只有18个数据输入/输出（ DQA和
DQB ）连同BWA和BWB （无BWC ， BWD ， DQC ，并
DQD ） 。
四个引脚用于实现JTAG测试功能：测试
模式选择（TMS ） ，测试数据输入（ TDI），测试时钟（TCK ）和
测试数据输出（ TDO ） 。 JTAG电路用于串行移位
数据和从该装置。 JTAG投入使用LVTTL / LVCMOS
各级要在这种操作模式下的测试数据转移。
该
CY7C1347C/GVT71128DA36
和
CY7C1327C/
GVT71256DA18从+ 3.3V电源供电。所有输入
和输出的LVTTL兼容
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的三
PLE层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1347C-250
71128DA36-4
7C1327C-250
71256DA18-4
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
2.5
450
10
7C1347C-225
71128DA36-4.4
7C1327C-225
71256DA18-4.4
2.5
400
10
7C1347C-200
71128DA36-5
7C1327C-200
71256DA18-5
2.5
360
10
7C1347C-166
71128DA36-6
7C1327C-166
71256DA18-6
3.5
300
10
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年7月21日
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