CY7C1325
256K ×18同步
3.3V高速缓存RAM
特点
支持117 - MHz的微处理器的高速缓存系统
零等待状态
256K由18个通用I / O
快速时钟到输出时间
- 7.5纳秒（ 117 - MHz的版本）
双位环绕式计数器支持两种接口
叶或线性突发序列
独立的处理器和控制器地址选通亲
志愿组织直接接口与所述处理器和外部
高速缓存控制器
同步自定时写
异步输出使能
I / O的能力2.5-3.3V操作
JEDEC标准的引脚排列
100引脚TQFP封装
ZZ “睡眠”模式
功能说明
该CY7C1325是3.3V ， 256K 18同步缓存
RAM的设计，高速微处理器接口
以最小的胶合逻辑。从时钟的最大访问延迟
上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台
Tures的第一地址中的一个脉冲串和递增地址
自动的突发访问的其余部分。
该CY7C1325同时允许交错或线性突发SE-
quences ，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发的访问可以与处理器来启动
地址选通（ ADSP ）或高速缓存控制器地址
频闪（ ADSC ）的投入。地址前进，由此来控制
地址地位（ ADV ）的输入。
一个同步自定时写机构设置SIM-
化了的写接口。一个同步的芯片使能输入和
异步输出使能输入提供了方便的控制
银行选择和输出三态控制。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[17:0]
GW
BWE
BW
1
模式
(A
0
,A
1
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
16
18
18
16
256K ×18
内存
ARRAY
D
Q
DQ [15：8 ]
BYTEWRITE
注册
Q
DQ [7：0 ]
BYTEWRITE
注册
D
BW
0
CE
1
CE
2
CE
3
D
ENABLE Q
CE注册
CLK
18
18
输入
注册
CLK
OE
ZZ
睡觉
控制
DQ
[15:0]
DP
[1:0]
选购指南
7C1325-117
最大访问时间（纳秒）
最大工作电流（mA ）
最大待机电流（mA ）
Intel和Pentium是Intel Corporation的注册商标。
7C1325-100
8.0
325
10.0
7C1325-80
8.5
300
10.0
7C1325-50
11.0
250
10.0
7.5
350
10.0
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年5月10日
CY7C1325
引脚说明
引脚数
85
名字
ADSC
I / O
输入 -
同步
输入 -
同步
描述
地址选通从控制器，取样在CLK的上升沿。当断言
低时，
[17:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到爆
计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
地址选通从处理器，采样在CLK的上升沿。当断言
低时，
[17:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到爆
计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP
被忽略时， CE
1
被拉高高。
A
1
, A
0
地址输入端，这些输入端送入的片上数据串计数器的最低有效位为
以及被用于访问在存储器阵列中的特定存储器位置。
用于与一个一起地址输入
[1:0]
选择256K地址之一
位置。采样在CLK的上升沿，如果CE
1
，CE
2
和CE
3
采样
活跃， ADSP ADSC或低电平有效。
字节写选择输入，低电平有效。合格与BWE进行字节写操作。
采样上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
， BWS
1
控制DQ
[15:8]
和DP
1
。见写周期说明表的进一步细节。
提前投入使用，推动片上地址计数器。当LOW内部
脉冲串计数器是先进的脉冲串序列。突发序列选择使用
MODE输入。
字节写使能输入，低电平有效。采样在CLK的上升沿。该信号
必须低电平进行字节写操作。
环球写输入，低电平有效。采样在CLK的上升沿。该信号是
用来进行全局写的，独立的BWE和BWS的状态
[1:0]
。全球
覆盖写入字节写入。
时钟输入。用于捕获所有的同步输入到设备中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。 CE
1
门ADSP 。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
84
ADSP
36, 37
50–44,
80–82, 99,
100, 32–35
94, 93
A
[1:0]
A
[17:2]
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
BWS
[1:0]
83
ADV
87
88
BWE
GW
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。控制着我的方向/ O
异步引脚。当低时， I / O引脚用作输出。当拉高高， I / O引脚
有三态，并作为输入数据引脚。
输入 -
打盹输入。高电平有效的异步。高电平时，器件进入低电源为电源
异步呃待机模式中，所有其它输入将被忽略，但在存储器中的数据
阵列被保持。留下ZZ浮动或NC将默认设备进入一个活跃
状态。 ZZ具有内部上拉下来。
-
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。当悬空， NC ，
默认为交错突发秩序。模式引脚具有内部上拉了起来。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。作为输出，它们提供包含在数据
由指定的内存位置
[17:0]
在读取的先前的时钟上升
周期。销的方向由参考结合的内部控制
控制逻辑。当OE是低电平时，引脚用作输出。当高，
DQ
[15:0]
和DP
[1:0]
被放置在一个三态条件。输出是automat-
ically三态检测到写入周期时。
双向数据奇偶校验线。这些行为等同于DQ
[15:0]
如上所述。
这些信号可分别用作奇偶校验位的字节0和1 。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
64
ZZ
31
模式
23, 22, 19,
18, 13, 12, 9,
8, 73, 72, 69,
68, 63, 62,
59, 58
DQ
[15:0]
I / O-
同步
74, 24
15, 41, 65,
91
DP
[1:0]
V
DD
I / O-
同步
电源
3
CY7C1325
引脚说明
（续）
引脚数
5, 10, 17, 21,
26, 40, 55,
60, 67, 71,
76, 90
4, 11, 20, 27,
54, 61, 70,
77
1–3, 6, 7, 14,
16, 25,
28–30,
51–53, 56,
57, 66, 75,
78, 79,
95–96
38, 39, 42,
43
名字
V
SS
I / O
地
描述
地面的装置。应连接到该系统的地面。
V
DDQ
I / O电源
供应
-
电源为I / O电路。应连接到一个2.5或3.3V电源。
NC
未连接。
DNU
-
不要用针。悬空或连接到低电平。
单写访问发起的ADSP
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址预
sented被加载到地址寄存器和脉冲串
计数器/控制逻辑和递送到RAM核心。写
输入（ GW ， BWE和BWS
[1:0]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BWS
0
控制DQ
[7:0]
和DP
0
而
BWS
1
控制DQ
[15:8]
和DP
1
。所有I / O的三态很好地协同
荷兰国际集团字节写操作。由于这些都是常见的I / O设备时，异步
异步的OE输入信号应被撤消，并在I / O的
必须将三态之前，数据的表示，以
DQ
[15:0]
和DP
[1:0]
。为安全起见，数据线
三态一旦写周期被检测，而不管
OE的状态。
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和BWS
[1:0]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
呈现被加载到地址寄存器中的地址，
突发计数器/控制逻辑和递送到RAM核心。该
向DQ信息
[15:0]
和DP
[1:0]
将被写入
到指定的地址位置。字节写操作是允许的，
与BWS
0
控制DQ
[7:0]
和DP
0
而BWS
1
控
DQ
[15:8]
和DP
1
。所有I / O的三态时，写操作
检测，甚至一个字节写操作。由于这些都是常见的I / O设备
副，异步OE输入信号必须被拉高
和I / O都必须是三态之前的介绍
数据DQ
[15:0]
和DP
[1:0]
。为安全起见，该数据
线被三态一旦写周期被检测到，考虑以下各项
OE少的状态。
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
该CY7C1325支持系统利用二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium和i486的处理器。线性
突发序列适合于采用一个线性的处理器
爆序列。突发顺序是用户可选择的，并且是DE-
通过抽样的方式输入termined 。访问可以initi-
ated与任何处理器地址选通（ ADSP ）或
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BWS
[1:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个异步
异步的输出使能（ OE ）提供方便的银行选择
输出三态控制。如果CE ADSP被忽略
1
is
高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都是AS-
牢固插入活性，和（2）的ADSP或ADSC被置低（如果
访问由ADSC开始，写输入必须deassert-
在这第一个周期ED） 。呈现给AD-地址
裙输入锁存到地址寄存器和脉冲串
计数器/控制逻辑和提供给存储器核心。如果
OE输入为低电平时，所请求的数据将可用
在数据的最大输出到吨
CDV
后时钟的上升。 ADSP
如果CE被忽略
1
为高。
4
QQ：2881677436 复制
