初步
CY7C1323AV25
18 - Mbit的4字突发SRAM与DDR -I架构
特点
18兆位密度（ 512千位×36 ）
167 MHz的时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）接口（数据传输时
333兆赫@ 167兆赫）
两个输入时钟（K和K ）用于精确DDR定时
–
SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11 ×15矩阵）
JTAG 1149.1兼容的测试访问端口
功能说明
该CY7C1323AV25是2.5V同步SRAM流水线
配备有DDR-I （双数据速率）架构。该
DDR -1结构由SRAM核心具有先进的
同步外围电路和一个2位的数据串计数器。
读取和写入地址锁存备用崛起
的投入（K ） clock.Write数据的边缘被寄存在
K和K.读取数据的上升沿被驱动的上升
如果提供的C和C的边缘，或在K和K的上升沿
如果未提供C / C的。每次读或写操作
用四个词依次响起或出相关
该装置。该数据串计数器需要在至少两个显
外部地址的着性位和连发4个36位字。
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
异步输入包括阻抗匹配（ ZQ ） 。
同步数据输出（Q ，共享相同的物理引脚
作为数据输入端D）的紧密匹配，以在两个输出回波
钟表CQ / CQ ，省去了单独捕获
从在系统设计中的每个个体的DDR SRAM数据。
还提供了最大的输出数据的时钟（C / C）的
系统时钟与数据同步的灵活性。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON组fi guration
CY7C1323AV25 - 256K ×36
逻辑框图（ CY7C1323AV25 ）
A
(1:0)
19
A
(18:0)
17
BURST
逻辑
LD
K
K
CLK
将军
写添加。解码
阅读添加。解码
地址
A
(18:2)
注册
写写写写
REG
REG
注册注册
512K ×36阵列
36
产量
逻辑
控制
读取数据寄存器。
VREF
读/写
BWS
[3:0]
144
控制
逻辑
72
72
注册。
注册。
36
注册。
C
C
CQ
CQ
36
DQ
[35:0]
赛普拉斯半导体公司
文件编号： 38-05501修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
选购指南
167兆赫
最大工作频率
最大工作电流
167
650
133兆赫
133
620
CY7C1323AV25
100兆赫
100
590
单位
兆赫
mA
引脚配置
CY7C1323AV25 （ 256K × 36 ） - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
DQ27
NC
DQ29
NC
DQ30
DQ31
VREF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
VDDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
2
BWS
3
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A0
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
BWS
1
BWS
0
A1
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
LD
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
A
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
GND/72M
NC
DQ17
NC
DQ15
NC
NC
VREF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
GND / 144M NC / 36M
引脚德网络nitions
名字
DQ
[35:0]
I / O
输入/输出 -
同步
描述
数据输入/输出信号。
输入采样的K和K时钟的上升沿
在有效的写操作。在读这些引脚输出所请求的数据
操作。有效数据被赶出去的C和C这两个时钟的上升沿时
读操作或K和K在单时钟模式下。读访问时取消，
Q
[35:0]
自动三态。
同步加载。
这个输入被带到LOW，当一个总线周期序列是要
定义。这个定义包括地址和读/写方向。所有交易
操作上的脉冲串的4个数据（总线活动的两个时钟周期） 。
字节写选择0 ， 1 ， 2和3
低电平有效。
采样在K的上升沿和
在写操作中K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。不写入的字节保持不变。
CY7C1323AV25
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
所有的字节写选择采样的相同沿的数据。取消一个字节
写选择将导致数据的相应字节被忽略并且不被写入
该设备。
地址输入。
这些地址输入复用于读取和写入操作
系统蒸发散。 A0和A1的输入突发计数器。这些都是以线性递增
国内的时尚。需要19个地址输入到访问整个存储器阵列。
当部分取消所有的地址输入被忽略。
同步读/写输入。
当LD为低电平时，该输入指定的访问
类型（读当R / W为高电平，写当R / W为低电平）加载的地址。 R / W绝
满足建立和保持周围K的边缘倍
LD
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A, A0, A1
输入 -
同步
读/写
输入 -
同步
文件编号： 38-05501修订版**
第18页2
初步
引脚德网络nitions
（续）
名字
C
I / O
输入时钟
描述
CY7C1323AV25
正输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[35:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[35:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到DDR-I的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到DDR-I的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 CQ ， CQ和Q
[35:0]
输出阻抗被设定为0.2× RQ。
其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DD
，这使得最小阻抗模式。该引脚不能
直接连接到GND或悬空。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
地址扩展为36M 。
此不连接到模具上。
地址扩展为72M 。
这应该是绑低。
地址扩展为144M 。
这应该是绑低。
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及AC测量点。
电源输入到该装置的核心。
地面的装置。
电源输入，用于该装置的输出。
所有的同步控制（ R / W ， LD ， BWS
0
， BWS
1,
BWS
2
,
BWS
3
）输入都会通过由受控输入寄存器
输入时钟（ K和K）的上升沿。
读操作
该CY7C1323AV25内部组织为数组
512K X 36的访问都是一阵四个完成
连续的36位数据字。读出操作是通过启动
主张R / W高和LD低处的上升沿
正输入时钟（K） 。地址提交地址
输入被存储在所述读取地址寄存器和所述至少
地址2显著位呈现给突发
计数器。该数据串计数器递增地址中的线性
时尚。下面接下来的K时钟上升沿对应
数据从该地址位置的36位字被驱动到
Q
[35:0]
使用C作为输出定时基准。在之后，又
的C quent上升沿从下一个36位数据字
由脉冲串计数器产生的地址位置被驱动到
第18页3
C
输入时钟
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
ZQ
输入
TDO
TCK
TDI
TMS
NC
NC/36M
GND/72M
GND/144M
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
不适用
不适用
输入
输入
输入 -
参考
电源
地
电源
介绍
功能概述
该CY7C1323AV25是一个同步流水线突发SRAM
配备了DDR接口。
访问都在正向输入时钟（ K） 。所有
同步输入定时是从上升沿引用
输入时钟（ K和K）和所有输出的定时为基准
到的输出时钟的上升沿（C和C或K和K时
在单时钟模式） 。
所有同步数据输入（D
[35:0]
）通过输入
寄存器通过输入时钟（ K和K）控制的。所有
同步数据输出（Q
[35:0]
）通过输出
通过输出时钟的上升沿控制寄存器（C
和C或K和K在单时钟模式下） 。
文件编号： 38-05501修订版**
初步
在Q
[35:0]
。这个过程继续，直到所有的四个36位数据
话已经被赶出到Q
[35:0]
。所请求的数据
将是有效的，从所述输出时钟的上升沿3纳秒（C或
C， 167 MHz器件） 。为了保持内部逻辑，
每个读取访问必须被允许完成。每个读
访问由四个36位数据字，并采取2个时钟
周期来完成。因此，读存取设备
不能在两个连续的K时钟上升时启动。该
该器件的内部逻辑会忽略第二个读取
请求。读访问可以每隔k为启动
时钟的上升。这样做将管道中的数据流，这样的数据
被调出的设备上的每个上升沿
输出时钟（ C和C或K和K在单时钟模式下） 。
当读取端口被选中，则CY7C1323AV25会先
完成挂起的读事务。内部同步
电路会自动三个状态下的输出
的正输出时钟（ C）下一个上升沿。这将
允许设备之间的无缝转换，而不
在深度扩展内存插入等待状态。
写操作
写操作是通过发出R / W低和LD开始
低的正向输入时钟（ K）的上升沿。该
呈现给地址输入端的地址被存储在写
地址寄存器和一个在至少两个显著位
地址提交给串计数器。突发计数器
递增以线性方式的地址。在K后跟
时钟的上升呈现给D中的数据
[35:0]
被锁存和存储
进入BWS提供的36位写入数据寄存器
[3:0]
是
持有效的。在负的后续的上升沿
输入时钟（ K）的资料提交到D
[35:0]
还
存储到数据寄存器提供BWS写
[3:0]
是
持有效的。这个过程持续一个周期
直到数据的4个36位字（总共144位）被存储在
SRAM中。在144比特的数据被写入到
在指定的位置的存储器阵列。因此，写
存取不能在两个连续的启动装置
一个K时钟上升。该设备的内部逻辑将忽略
第二写入请求。写访问可以启动了
正向输入时钟（ K）的所有其他上升沿。干
所以将管道中的数据流，使得36位的数据可以是
传送到器件上的输入的每个上升沿
时钟（K和K） 。
取消选中时，写端口会忽略后，所有输入
挂起的写操作已经完成。
写字节操作
字节写操作都是由CY7C1323AV25支持。
如在写说明开始写操作
上面的操作部分。要写入的字节是阻止 -
通过BWS开采
[3:0]
被采样与每个组的36位
数据字。主张相应的字节写选择输入
写入的数据部分期间将允许该数据被
呈现给被锁存并写入到器件中。
数据部分中拉高字节写选择输入
一个写允许的存储在设备中该字节中的数据
CY7C1323AV25
向保持不变。此功能可用于简化
读/修改/写操作字节写操作。
单时钟模式
该CY7C1323AV25可以与单个时钟被使用
同时控制输入和输出寄存器。在这种模式下
设备只能识别单一的对输入时钟（K和
K）用于控制输入和输出寄存器。这
操作是相同的操作，如果该装置在零
金蝶K / K和C / C时钟之间的偏斜。所有时序参数
保持在该模式是相同的。使用这种操作方式，
用户必须配合C和C高的电源。这个功能是
表带的选择和设备运行过程中不可改变。
DDR操作
该CY7C1323AV25实现高性能运算
通过高时钟频率（通过流水线来实现）
和双倍数据速率的操作模式。在慢
的频率上， CY7C1323AV25需要一个单一的无
操作（NOP ）周期从一个浏览转变到时
写周期。在更高的频率，第二个NOP周期可
须防止总线争用。
如果在写入周期结束后出现读取，地址和数据
写存储在寄存器中。写信息必须
因为存储在SRAM不能执行的最后一个字写
以不与读取相冲突的阵列。数据保持
该寄存器中，直到下一个写周期发生。在第一
在READ （S ）后写周期中，存储从以前的数据
写操作将被写入到SRAM阵列。这就是所谓的
发布时间写。
深度扩展
深度扩展需要复制的LD控制信号
每家银行。所有其它的控制信号之间可以共同
银行为合适。
随路时钟
设置在DDR-I来简化数据采集回波时钟
在高速系统中。通过生成两个回波时钟
DDR -I 。 CQ参照相对于C和CQ是为参考
转制相对于C，这些是自由运行的时钟，并
同步到DDR-I的输出时钟。在单
时钟模式， CQ相对于产生的K和CQ是
对于生成K的计时回波时钟
示于AC时序表。
可编程阻抗
一个外部电阻RQ必须连接的ZQ之间
引脚上的SRAM和V
SS
以允许的SRAM调整其
输出驱动器阻抗。 RQ的值必须在5倍
由SRAM中，该控制的目标线路阻抗的值
RQ允许的范围内，以保证与阻抗匹配
的± 15％的容差是175之间
和350
,
同
V
DDQ
= 1.5V 。的输出阻抗被调整每1024
周期调整为在电源电压和温度漂移。
文件编号： 38-05501修订版**
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初步
应用实例
[1]
ZQ
CQ / CQ ＃
LD ＃ R / W ＃ C C ＃k中K＃
CY7C1323AV25
DQ
A
SRAM#1
R
= 250Ohms
DQ
A
ZQ
CQ / CQ ＃
LD ＃ R / W ＃ C C ＃k中K＃
SRAM#2
R = 250ohms
DQ
地址
循环启动＃
R / W ＃
返回CLK
来源CLK
返回CLK ＃
来源CLK ＃
回波时钟1 /回波时钟＃ 1
回波时钟2 /回波时钟＃ 2
公共汽车
主
（中央处理器
or
ASIC ）
VTERM = 0.75V
R = 50欧姆
VTERM = 0.75V
真值表
[2, 3, 4, 5, 6, 7]
手术
写周期：
加载地址;等待一个周期;
2 consec-输入写入数据
utive K和K上升沿。
读周期：
加载地址;等待一个周期;
读取连续2 C数据
和C上升沿。
NOP ：空操作
待机：停止的时钟
L-H
K
L
LD
读/写
L
[8]
DQ
D(A1)at
K(t+1)↑
DQ
D（ A2），在
K(t+1)↑
DQ
DQ
D（ A3 ）为K（ T + 2 ）D （ A4）在
↑
K(t+2)
↑
L-H
L
H
[9]
Q（ A1）在
C(t+1)↑
Q（ A2），在
C(t+1)
↑
Q值（ A3），在
C(t+2)↑
Q（ A4）在
C(t+2)
↑
L-H
停止
H
X
X
X
高-Z
高-Z
高-Z ）
高-Z
以前的状态前一个状态前一个状态前一个状态
线性突发地址表
第一个地址（外部）
X..X00
X..X01
X..X10
X..X11
第二个地址（内部）
X..X01
X..X10
X..X11
X..X00
第三个地址（内部）
X..X10
X..X11
X..X00
X..X01
第四个地址（内部）
X..X11
X..X00
X..X01
X..X10
注意事项：
1.上述应用程序显示2个DDR -I使用。
2. X = '无关“ ， H =逻辑高电平，L =逻辑低电平，
↑
代表上升沿。
3.设备将开机了取消和输出的三态状态。
4. “A1 ”表示，当交易发起，由器件锁存地址的位置。 A2，A3和A4代表在突发中的内部地址序列。
5. “ t”表示在其开始一个读出/写入操作的周期。吨+ 1和t + 2分别是第一和第二时钟周期后续的“t”的时钟周期。
6.数据输入被登记在K和K上升沿。数据输出交付的C和C上升沿，除了在单时钟模式下。
7.建议，K = K和C = C时，时钟停止。这不是必须的，但可以实现最快的重启通过克服传输线充电
对称。
8，此信号是高在以前的K时钟上升沿。在发起连续的K时钟连续写操作上升是不允许的。该设备将忽略
第二写入请求。
9.这个信号是LOW以前K时钟上升沿。在发起连续的K时钟的连续读操作上升是不允许的。该设备将忽略
第二个读取请求。
文件编号： 38-05501修订版**
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