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初步
CY7C1317AV18
CY7C1319AV18
CY7C1321AV18
18兆位的DDR - II SRAM 4字突发架构
特点
18兆位密度( 2M ×8 , 1M ×18 , 512K ×36 )
250 - MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率( DDR )接口(数据传输时
500兆赫) @ 250 MHz的
两个输入时钟(K和K )用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟( C和C )占时钟偏移
和飞行时间的不匹配
回波时钟( CQ和CQ )简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心, HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压( 1.4V -V
DD
)
13 ×15× 1.4毫米1.0毫米间距FBGA封装, 165球
( 11 ×15矩阵)
JTAG 1149.1兼容的测试访问端口
延迟锁定环( DLL ),用于精确的数据放置。
功能说明
该CY7C1317AV18 / CY7C1319AV18 / CY7C1321AV18是
1.8V同步SRAM流水线配备了DDR- II
(双数据速率)架构。在DDR- II由一个
SRAM核心具有先进的同步外围电路
和一个2位的数据串计数器。读取和写入的地址是
锁存输入(K)时钟的备选上升沿。写
数据被寄存在K和K。读的上升沿
数据驱动上的C和C的上升沿,如果提供,或上
不设置K和在K的C / C的上升沿。每
地址位置与在所述壳体4个8位字相关联的
CY7C1317AV18的那个顺序突发流入或流出的
装置。突发计数器总是在内部以“ 00 ”
CY7C1317AV18的情况。在CY7C1319AV18和
CY7C1321AV18 ,该数据串计数器需要在最后两个显
外部地址的着性位和脉冲串4个18位字
在CY7C1319AV18的情况下,并在4个36位字
案CY7C1321AV18 ,依次进入或离开该装置的的。
异步输入包括阻抗匹配( ZQ ) 。
同步数据输出(Q ,共享相同的物理引脚
作为数据输入, D)的紧密匹配,以在两个输出
回波时钟CQ / CQ ,省去了单独
从每个单独的DDR- II SRAM捕获数据
系统设计。数据输出时钟(C / C )使最大
系统时钟与数据同步的灵活性。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1317AV18 - 2M ×8
CY7C1319AV18 - 1M ×18
CY7C1321AV18 - 512K ×36
逻辑框图( CY7C1317AV18 )
A
(18:0)
LD
K
K
DOFF
写添加。解码
阅读添加。解码
19
地址
注册
写写写写
REG
REG
注册注册
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
512K ×8的阵列
8
产量
逻辑
控制
读/写
C
C
CLK
将军
读取数据寄存器。
32
控制
逻辑
16
16
注册。
注册。
8
注册。
CQ
CQ
8
V
REF
读/写
NWS
[1:0]
DQ
[7:0]
赛普拉斯半导体公司
文件编号: 38-05500牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年8月11日
初步
逻辑框图( CY7C1319AV18 )
A
(1:0)
2
20
A
(19:0)
18
CY7C1317AV18
CY7C1319AV18
CY7C1321AV18
BURST
逻辑
写添加。解码
阅读添加。解码
地址
A
(19:2)
注册
LD
写写写写
REG
REG
注册注册
18
产量
逻辑
控制
1M ×18阵列
K
K
DOFF
CLK
将军
读/写
C
C
读取数据寄存器。
72
控制
逻辑
36
36
注册。
注册。
18
注册。
CQ
CQ
18
DQ
[17:0]
V
REF
读/写
BWS
[1:0]
逻辑框图
A
(1:0)
19
A
(18:0)
BURST
逻辑
2
17
写添加。解码
阅读添加。解码
地址
A
(18:2)
注册
LD
写写写写
REG
REG
注册注册
36
512K ×36阵列
K
K
DOFF
CLK
将军
产量
逻辑
控制
读/写
C
C
读取数据寄存器。
144
控制
逻辑
72
72
注册。
注册。
36
注册。
CQ
CQ
36
DQ
[35:0]
V
REF
读/写
BWS
[3:0]
选购指南
250兆赫
最大工作频率
最大工作电流
250
800
200兆赫
200
750
167兆赫
167
700
单位
兆赫
mA
文件编号: 38-05500牧师* B
第20页2
初步
销刀豆网络gurations
CY7C1317AV18 ( 2M × 8 ) - 11 × 15的FBGA
CY7C1317AV18
CY7C1319AV18
CY7C1321AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
NC
NC
NC
NC
V
REF
NC
NC
DQ6
NC
NC
NC
TCK
3
A
NC
NC
NC
DQ4
NC
DQ5
V
DDQ
NC
NC
NC
NC
NC
DQ7
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
NC
NC
NC
V
REF
DQ1
NC
NC
NC
NC
NC
TMS
11
CQ
DQ3
NC
NC
DQ2
NC
NC
ZQ
NC
NC
DQ0
NC
NC
NC
TDI
CY7C1319AV18 ( 1M × 18 ) - 11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
A
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A1
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
文件编号: 38-05500牧师* B
第20页3
初步
销刀豆网络gurations
(续)
CY7C1321AV18 ( 512K × 36 ) - 11 × 15的FBGA
CY7C1317AV18
CY7C1319AV18
CY7C1321AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
A
4
读/写
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A1
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
LD
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
V
SS
/ 144M NC / 36M
引脚德网络nitions
引脚名称
DQ
[x:0]
I / O
引脚说明
输入/输出 -
数据输入/输出信号。
输入时有效采样的K和K时钟的上升沿
同步写操作。在读操作期间,这些引脚输出所请求的数据。有效数据是
带动了双方的C和C时钟在读操作或K和K当上升沿
在单时钟模式。当读取访问被取消,Q
[x:0]
自动三态。
CY7C1317AV18 - DQ
[7:0]
CY7C1319AV18 - DQ
[17:0]
CY7C1321AV18 - DQ
[35:0]
输入 -
同步加载。
这个输入被带到LOW,当一个总线周期序列要被定义的。
同步该定义包括地址和读/写方向。所有交易上一阵操作4
数据(总线活动的两个时钟周期) 。
LD
输入 -
字节写选择0 , 1 , 2 , 3
低电平有效。
采样的K和K时钟的上升沿
BWS
0
, BWS
1
,
BWS
2
, BWS
3
在写操作期间同步。用于选择哪个字节中当前写入到器件
的写操作部。不写入的字节保持不变。
CY7C1317AV18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1319AV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1321AV18
BWS
0
控件D
[8:0]
, BWS
1
控件D
[17:9]
, BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
.
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不写入到器件中。
A, A0, A1
输入 -
地址输入。
这些地址输入复用于读取和写入操作。
同步的内部,该设备被组织为2M ×8的CY7C1317AV18 (每512K ×8 4阵列) ,
单个1M ×18阵列,用于CY7C1319AV18 ,和一个单一的512K ×36阵列,用于CY7C1321AV18 。
CY7C1317AV18 - 由于地址的至少两个显著的内部位为“00 ”,仅19
需要地址输入到访问整个存储器阵列。
CY7C1319AV18 - A0和A1的输入突发计数器。这些都在一个递增
内部线性的方式。需要20个地址输入到访问整个存储器阵列。
CY7C1321AV18 - A0和A1的输入突发计数器。这些都在一个递增
内部线性的方式。需要19个地址输入到访问整个存储器阵列。
当写访问被取消所有地址输入被忽略。
文件编号: 38-05500牧师* B
第20页4
初步
引脚德网络nitions
(续)
引脚名称
读/写
I / O
引脚说明
CY7C1317AV18
CY7C1319AV18
CY7C1321AV18
输入 -
同步读/写输入。
当LD为低电平时,该输入指定的访问类型( READ
同步时, R / W为高电平,写当R / W为低)的加载地址。 R / W必须满足设置和
拥有大约K.边缘倍
输入 -
时钟
输入 -
时钟
输入 -
时钟
输入 -
时钟
正输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用,以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用,以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入,
通过Q装置,并赶数据
[x:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
K被用于捕获同步的输入被提交给
通过Q装置,并赶数据
[x:0]
在单时钟模式下。
C
C
K
K
CQ
时钟输出
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟(C) 。在单时钟模式下, CQ相对于K的生成
定时反馈时钟显示在AC时序表。
时钟输出
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
在DDR -Ⅱ的输出时钟(C) 。在单时钟模式下, CQ相对于K的生成
定时反馈时钟显示在AC时序表。
输入
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 CQ ,CQ,和Q
[x:0]
输出阻抗为0.2× RQ 。其中,RQ是
电阻ZQ与接地之间。另外,该引脚可直接连接到
V
DD
,这使得最小阻抗模式。此引脚不能直接连接到
GND或悬空。
DLL关闭 - 低电平有效。
此引脚连接到地将关闭该DLL在设备里。
在DLL中的定时关闭操作将与本数据表中列出的不同。
在此操作的更多细节可以在应用笔记中可以发现, “DLL运行在
QDR -II “。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
地址扩展为36M 。
这是不连接到所述模等,可以连接到任何电压
的水平。
地址扩展为72M 。
这必须接低电平。
地址扩展为144M 。
这必须接低电平。
地址扩展为288M 。
这必须接低电平。
参考电压输入。
静态输入用于设置HSTL输入和输出的参考电平
以及交流测量点。
地面的装置。
CQ
ZQ
DOFF
输入
TDO
TCK
TDI
TMS
NC
V
SS
/36M
V
SS
/72M
V
SS
/144M
V
SS
/288M
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
不适用
不适用
输入
输入
输入
输入 -
参考
电源
电源输入到该装置的核心。
电源
电源输入,用于该装置的输出。
文件编号: 38-05500牧师* B
第20页5
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    -
    -
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    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

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    -
    -
    -
    -
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