【CY7C1318CV18 ， CY7C1320CV1818兆位的DDR II SRAM 2字突发架构】,IC型号CY7C1318CV18-200BZXC,CY7C1318CV18-200BZXC PDF资料,CY7C1318CV18-200BZXC经销商,ic,电子元器件-51电子网

CY7C1318CV18 ， CY7C1320CV18

18兆位的DDR II SRAM 2字

突发架构

18兆位的DDR II SRAM的2字突发架构

特点

■

CON连接gurations

CY7C1318CV18 - 1M × 18

CY7C1320CV18 - 512K × 36

18兆位密度（1M， ×18 ，有512K ×36 ）

267 - MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在534 MHz的数据传输），在267 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

同步内部自定时写入

DDR II经营与1.5周期读延迟时延迟锁定

环（DLL ）被使能

操作类似于一个DDR I设备与一个周期读取延迟

在DLL中关闭模式

高速收发器逻辑1.8V内核电源

（ HSTL ）输入和输出

可变驱动HSTL输出缓冲器

扩展HSTL输出电压（ 1.4 V - V

DD

)

可在165球细间距球栅阵列（ FPBGA ）封装

(13 × 15 × 1.4 mm)

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

DLL准确的数据放置

功能说明

该CY7C1318CV18和CY7C1320CV18是1.8 V

配备DDR II的同步SRAM的流水线

架构。在DDR II由SRAM芯的

高级同步外围电路和一个一比特的突发

计数器。读取和写入地址锁存备用

输入（ K）时钟的上升沿。写数据被登记在

K和K.读取数据的上升沿被驱动的上升

如果提供的C和C的边缘，或在K和K ，如果上升沿

不提供C / C的。对于CY7C1318CV18和

CY7C1320CV18 ，该脉冲串计数器需要在至少显著

外部地址和位脉冲串2个18位字（在

案CY7C1318CV18 ）的两个36位字（在的情况下

CY7C1320CV18 ）依次移入或移出器件。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据中的D）是紧密匹配的两个

输出回波时钟CQ / CQ ，无需捕获数据

分别从系统中的每个单独的DDR SRAM的

设计。数据输出时钟（C / C ）使最大系统

时钟和数据同步的灵活性。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

赛普拉斯半导体公司

文件编号： 001-07160修订版*

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2011年2月2日

[+ ]反馈

CY7C1318CV18 ， CY7C1320CV18

逻辑框图（ CY7C1318CV18 ）

A0

BURST

逻辑

A

(19:0)

20

LD

K

19

写添加。解码

阅读添加。解码

A

(19:1)

地址

注册

写

REG

512K ×18阵列

写

REG

512K ×18阵列

18

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

36

控制

逻辑

V

REF

读/写

BWS

[1:0]

18

注册。

注册。 18

18

CQ

DQ

[17:0]

逻辑框图（ CY7C1320CV18 ）

A0

BURST

逻辑

A

(18:0)

19

LD

K

18

写添加。解码

阅读添加。解码

A

(18:1)

地址

注册

写

REG

256K ×36阵列

写

REG

256K ×36阵列

36

CLK

将军

产量

逻辑

控制

读/写

C

DOFF

读取数据寄存器。

72

控制

逻辑

V

REF

读/写

BWS

[3:0]

36

注册。

注册。 36

36

CQ

DQ

[35:0]

文件编号： 001-07160修订版*

第29页2

[+ ]反馈

CY7C1318CV18 ， CY7C1320CV18

选型指南................................................ ................ 4

引脚配置................................................ ............. 5

165球FBGA （ 13 × 15 × 1.4毫米）引脚.................. 5

引脚定义................................................ .................. 6

功能概述................................................ 8 ........

读操作................................................ ......... 8

写操作................................................ ......... 8

写字节操作............................................... 8 ..

单时钟模式下............................................... 8 .......

DDR操作................................................ ............ 8

深度扩展................................................ ......... 8

可编程阻抗.......................................... 9

随路时钟................................................ ................ 9

DLL ................................................. ............................. 9

应用实例................................................ ........ 9

真值表................................................ ...................... 10

突发地址表............................................... ....... 10

写周期说明............................................... 10

写周期说明............................................... 11

IEEE 1149.1串行边界扫描（ JTAG ） .................. 12

禁用JTAG特性...................................... 12

测试访问端口测试时钟................................... 12

测试模式选择（ TMS ） ........................................... 12

测试数据输入（ TDI ） ........................................... .......... 12

测试数据输出（ TDO ） ........................................... ...... 12

执行TAP复位........................................... 12

TAP寄存器................................................ ........... 12

TAP指令集............................................... .... 12

TAP控制器状态图....................................... 14

TAP控制器框图...................................... 15

TAP电气特性...................................... 15

TAP交流开关特性............................... 16

TAP时序和测试条件.................................. 16

识别寄存器定义................................ 17

扫描寄存器大小............................................... ........ 17

指令代码................................................ ........... 17

边界扫描顺序............................................... ..... 18

在DDR II SRAM电顺序........................... 19

开机顺序............................................... .. 19

DLL约束................................................ ......... 19

最大额定值................................................ ........... 20

经营范围................................................ ............. 20

中子软错误免疫性......................................... 20

电气特性............................................... 20

直流电气特性..................................... 20

AC电气特性..................................... 21

电容................................................. ................... 21

热阻................................................ ........ 21

开关特性.............................................. 22

开关波形................................................ .... 24

订购信息................................................ ...... 25

订购代码定义......................................... 25

包图................................................ ............ 26

与缩略语................................................. ....................... 27

文档约定................................................ 27

计量单位............................................... ........ 27

文档历史记录页............................................... .. 28

销售，解决方案和法律信息...................... 29

全球销售和设计支持....................... 29

产品................................................. ................... 29

的PSoC解决方案................................................ ......... 29

文件编号： 001-07160修订版*

第29页3

[+ ]反馈

CY7C1318CV18 ， CY7C1320CV18

选购指南

描述

最大工作频率

最大工作电流

×18

×36

267兆赫

267

805

855

250兆赫

250

730

775

200兆赫

200

600

635

167兆赫

167

510

540

单位

兆赫

mA

文件编号： 001-07160修订版*

第29页4

[+ ]反馈

CY7C1318CV18 ， CY7C1320CV18

引脚配置

对于CY7C1318CV18和CY7C1320CV18的引脚配置如下。

[1]

165球FBGA （ 13 × 15 × 1.4毫米）引脚

CY7C1318CV18 （ 1M × 18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

A

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

CY7C1320CV18 （ 512K × 36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/72M

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

NC / 144M NC / 36M

记

1. NC / 36M ，NC / 72M， NC / 144M ，和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-07160修订版*

第29页5

[+ ]反馈

CY7C1316CV18 ， CY7C1916CV18

CY7C1318CV18 ， CY7C1320CV18

18兆位的DDR - II SRAM 2字

突发架构

特点

■

功能说明

该CY7C1316CV18 ， CY7C1916CV18 ， CY7C1318CV18和

CY7C1320CV18是1.8V同步SRAM的流水线

配备了DDR- II架构。在DDR- II由一个

SRAM核心具有先进的同步外围电路和

一比特串计数器。读取和写入地址被锁存

在输入（K）时钟的备选上升沿。写入数据

登记在K和K。读的上升沿数据是

驱动上的C和C的上升沿如果提供，或在上升

不设置K和在K的C / C的边缘。每个地址位置

用两个8位字中CY7C1316CV18的情况相关联

和两个9位的CY7C1916CV18那爆的情况下的话

依次移入或移出器件。突发计数器始终

开始于一个'0'在内部CY7C1316CV18的情况下和

CY7C1916CV18 。对于CY7C1318CV18和CY7C1320CV18 ，

该数据串计数器需要在外部的至少显著位

处理和脉冲串2个18位字（在该情况下

CY7C1318CV18 ）的两个36位字（在该情况下

CY7C1320CV18 ）依次移入或移出器件。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据中的D）是紧密匹配的两个

输出回波时钟CQ / CQ ，无需捕获数据

分别从系统中的每个单独的DDR SRAM的

设计。数据输出时钟（C / C ）使最大系统

时钟和数据同步的灵活性。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

18兆位密度（ 2M ×8 ， 2M ×9 ， 1M ×18 ， 512K ×36 ）

267 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在534 MHz的数据传输），在267 MHz的

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

同步内部自定时写入

DDR -II工作在1.5周期读延迟时，该DLL

启用

操作类似于一个DDR-I设备与在1个周期的读延迟

DLL关闭模式

与HSTL输入和输出的1.8V内核电源

可变驱动HSTL输出缓冲器

扩展HSTL输出电压（ 1.4V -V

DD

)

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

延迟锁定环（DLL ），用于精确的数据放置

■

CON连接gurations

CY7C1316CV18 - 2M ×8

CY7C1916CV18 - 2M ×9

CY7C1318CV18 - 1M ×18

CY7C1320CV18 - 512K ×36

选购指南

描述

最大工作频率

最大工作电流

x8

x9

x18

x36

267兆赫

267

775

780

805

855

250兆赫

250

705

710

730

775

200兆赫

200

575

580

600

635

167兆赫

167

490

510

540

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-07160修订版* C

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2007年9月26日

[+ ]反馈

CY7C1316CV18 ， CY7C1916CV18

CY7C1318CV18 ， CY7C1320CV18

逻辑框图（ CY7C1316CV18 ）

A

(19:0)

LD

K

DOFF

20

写添加。解码

阅读添加。解码

地址

注册

写

REG

1M ×8的阵列

写

REG

8

1M ×8的阵列

CLK

将军

产量

逻辑

控制

读/写

C

CQ

8

DQ

[7:0]

读取数据寄存器。

16

8

控制

逻辑

8

注册。

8

V

REF

读/写

NWS

[1:0]

逻辑框图（ CY7C1916CV18 ）

A

(19:0)

LD

K

DOFF

20

写添加。解码

阅读添加。解码

地址

注册

写

REG

1M ×9阵列

写

REG

9

1M ×9阵列

CLK

将军

产量

逻辑

控制

读/写

C

CQ

9

DQ

[8:0]

读取数据寄存器。

18

9

控制

逻辑

9

注册。

注册。 9

9

V

REF

读/写

BWS

[0]

文件编号： 001-07160修订版* C

第29页2

[+ ]反馈

CY7C1316CV18 ， CY7C1916CV18

CY7C1318CV18 ， CY7C1320CV18

逻辑框图（ CY7C1318CV18 ）

A0

BURST

逻辑

A

(19:0)

20

LD

K

19

写添加。解码

阅读添加。解码

A

(19:1)

地址

注册

写

REG

512K ×18阵列

写

REG

512K ×18阵列

18

CLK

将军

产量

逻辑

控制

读/写

C

CQ

18

DQ

[17:0]

DOFF

读取数据寄存器。

36

18

控制

逻辑

18

注册。

注册。 18

18

V

REF

读/写

BWS

[1:0]

逻辑框图（ CY7C1320CV18 ）

A0

BURST

逻辑

A

(18:0)

19

LD

K

18

写添加。解码

阅读添加。解码

A

(18:1)

地址

注册

写

REG

256K ×36阵列

写

REG

256K ×36阵列

36

CLK

将军

产量

逻辑

控制

读/写

C

CQ

36

DQ

[35:0]

DOFF

读取数据寄存器。

72

36

控制

逻辑

36

注册。

注册。 36

36

V

REF

读/写

BWS

[3:0]

文件编号： 001-07160修订版* C

第29页3

[+ ]反馈

CY7C1316CV18 ， CY7C1916CV18

CY7C1318CV18 ， CY7C1320CV18

引脚配置

对于CY7C1316CV18的引脚配置， CY7C1916CV18 ， CY7C1318CV18和CY7C1320CV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1316CV18 （ 2M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

TDI

CY7C1916CV18 （ 2M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

NC

V

REF

NC

DQ6

NC

TCK

3

A

NC

DQ4

NC

DQ5

V

DDQ

NC

DQ7

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

V

REF

DQ1

NC

TMS

11

CQ

DQ3

NC

DQ2

NC

ZQ

NC

DQ0

NC

DQ8

TDI

记

1. NC / 36M ，NC / 72M， NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-07160修订版* C

第29页4

[+ ]反馈

CY7C1316CV18 ， CY7C1916CV18

CY7C1318CV18 ， CY7C1320CV18

引脚配置

（续）

对于CY7C1316CV18的引脚配置， CY7C1916CV18 ， CY7C1318CV18和CY7C1320CV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1318CV18 （ 1M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

A

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

CY7C1320CV18 （ 512K ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

A

4

读/写

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

A0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

LD

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/72M

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

NC / 144M NC / 36M

文件编号： 001-07160修订版* C

第29页5

[+ ]反馈