【CY7C1311CV18 ， CY7C1911CV18CY7C1313CV18 ， CY7C1315】,IC型号CY7C1315CV18,CY7C1315CV18 PDF资料,CY7C1315CV18经销商,ic,电子元器件-51电子网

CY7C1311CV18 ， CY7C1911CV18

CY7C1313CV18 ， CY7C1315CV18

18 - Mbit的QDR -II SRAM 4字

突发架构

特点

■

CON连接gurations

CY7C1311CV18 - 2M ×8

CY7C1911CV18 - 2M ×9

CY7C1313CV18 - 1M ×18

CY7C1315CV18 - 512K ×36

分开独立的读取和写入数据端口

支持并发事务

300 MHz时钟实现高带宽

4字突发降低地址总线频率

双倍数据速率（ DDR ）的读取和写入端口接口

（在600 MHz的数据传送），在300兆赫

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR -II工作在1.5周期读延迟时延迟

锁定环（DLL ）被使能

作为一个QDR -I设备与1周期读延迟的DLL

关模式

可用在×8 ， ×9中，x 18和x 36的配置

完整的数据一致性，提供最新的数据

核心V

DD

= 1.8 （ ± 0.1V ） ; IO V

DDQ

= 1.4V至V

DD

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

延迟锁定环（DLL ），用于精确的数据放置

■

功能说明

该CY7C1311CV18 ， CY7C1911CV18 ， CY7C1313CV18和

CY7C1315CV18是1.8V同步SRAM的流水线，

配备了QDR -II架构。 QDR- II架构

由两个独立的端口：读端口和写端口

存取存储器阵列。读端口有专用的数据

输出来支持读操作，写端口有

专用的数据输入来支持写操作。 QDR -II

架构具有独立的数据输入和数据输出

完全省去了“掉头”的数据总线

与普通的IO设备所需。访问每个端口

通过一个公共地址总线来实现的。对于地址

读取和写入地址锁存备选上升沿

的输入端（K）的时钟。接入到QDR-II的读写

端口是完全相互独立的。为了

最大限度地提高数据吞吐量，这两个读端口和写端口是

提供DDR接口。每个地址是

用4个8位字（ CY7C1311CV18 ）或9位的字相关联的

（ CY7C1911CV18 ）或18位字（ CY7C1313CV18 ）或36位

字（ CY7C1315CV18 ），其依次爆流入或流出的

装置。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计通过消除总线“关变通” 。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

选购指南

300兆赫

最大工作频率

最大工作电流

x8

x9

x18

x36

300

765

800

840

985

278兆赫

278

720

730

760

910

250兆赫

250

665

675

705

830

200兆赫

200

560

570

590

675

167兆赫

167

495

490

505

570

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-07165修订版* C

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2007年9月26日

[+ ]反馈

CY7C1311CV18 ， CY7C1911CV18

CY7C1313CV18 ， CY7C1315CV18

逻辑框图（ CY7C1311CV18 ）

D

[7:0]

8

写

REG

写

REG

写

REG

写

REG

阅读添加。解码

写添加。解码

A

(18:0)

19

地址

注册

地址

注册

19

A

(18:0)

512K ×8的阵列

K

CLK

将军

RPS

控制

逻辑

C

CQ

DOFF

读取数据寄存器。

32

V

REF

WPS

NWS

[1:0]

控制

逻辑

16

注册。

注册。 8

8

CQ

8

Q

[7:0]

逻辑框图（ CY7C1911CV18 ）

D

[8:0]

9

写

REG

写

REG

写

REG

写

REG

阅读添加。解码

写添加。解码

A

(18:0)

19

地址

注册

地址

注册

19

A

(18:0)

512K ×9阵列

K

CLK

将军

RPS

控制

逻辑

C

CQ

DOFF

读取数据寄存器。

36

V

REF

WPS

BWS

[0]

控制

逻辑

18

注册。

注册。 9

9

CQ

9

Q

[8:0]

文件编号： 001-07165修订版* C

第31 2

[+ ]反馈

CY7C1311CV18 ， CY7C1911CV18

CY7C1313CV18 ， CY7C1315CV18

逻辑框图（ CY7C1313CV18 ）

D

[17:0]

18

写

REG

写

REG

写

REG

写

REG

阅读添加。解码

写添加。解码

A

(17:0)

18

地址

注册

地址

注册

18

A

(17:0)

256K ×18阵列

K

CLK

将军

RPS

控制

逻辑

C

CQ

DOFF

读取数据寄存器。

72

V

REF

WPS

BWS

[1:0]

控制

逻辑

36

注册。

注册。 18

18

CQ

18

Q

[17:0]

逻辑框图（ CY7C1315CV18 ）

D

[35:0]

36

写

REG

写

REG

写

REG

写

REG

阅读添加。解码

写添加。解码

A

(16:0)

17

地址

注册

地址

注册

17

A

(16:0)

128K ×36阵列

K

CLK

将军

RPS

控制

逻辑

C

CQ

DOFF

读取数据寄存器。

144

V

REF

WPS

BWS

[3:0]

控制

逻辑

72

注册。

注册。 36

36

CQ

36

Q

[35:0]

文件编号： 001-07165修订版* C

第31 3

[+ ]反馈

CY7C1311CV18 ， CY7C1911CV18

CY7C1313CV18 ， CY7C1315CV18

引脚配置

对于CY7C1311CV18的引脚配置， CY7C1911CV18 ， CY7C1313CV18和CY7C1315CV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1311CV18 （ 2M ×8 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

NC

D4

NC

D5

V

REF

NC

Q6

NC

D7

NC

TCK

3

A

NC

Q4

NC

Q5

V

DDQ

NC

D6

NC

Q7

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NWS

1

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

NWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

D2

NC

V

REF

Q1

NC

TMS

11

CQ

Q3

D3

NC

Q2

NC

ZQ

D1

NC

Q0

D0

NC

TDI

CY7C1911CV18 （ 2M ×9 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

NC/72M

NC

D5

NC

D6

V

REF

NC

Q7

NC

D8

NC

TCK

3

A

NC

Q5

NC

Q6

V

DDQ

NC

D7

NC

Q8

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

NC

NC/288M

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/144M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/36M

NC

D3

NC

V

REF

Q2

NC

D0

TMS

11

CQ

Q4

D4

NC

Q3

NC

ZQ

D2

NC

Q1

D1

NC

Q0

TDI

记

1. NC / 36M ，NC / 72M， NC / 144M和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-07165修订版* C

第31 4

[+ ]反馈

CY7C1311CV18 ， CY7C1911CV18

CY7C1313CV18 ， CY7C1315CV18

引脚配置

（续）

对于CY7C1311CV18的引脚配置， CY7C1911CV18 ， CY7C1313CV18和CY7C1315CV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1313CV18 （ 1M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

Q9

NC

D11

NC

Q12

D13

V

REF

NC

Q15

NC

D17

NC

TCK

3

D9

D10

Q10

Q11

D12

Q13

V

DDQ

D14

Q14

D15

D16

Q16

Q17

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/288M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/72M

NC

Q7

NC

D6

NC

V

REF

Q4

D3

NC

Q1

NC

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

NC / 144M NC / 36M

CY7C1315CV18 （ 512K ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

Q27

D27

D28

Q29

Q30

D30

DOFF

D31

Q32

Q33

D33

D34

Q35

TDO

2

Q18

Q28

D20

D29

Q21

D22

V

REF

Q31

D32

Q24

Q34

D26

D35

TCK

3

D18

D19

Q19

Q20

D21

Q22

V

DDQ

D23

Q23

D24

D25

Q25

Q26

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

D17

D16

Q16

Q15

D14

Q13

V

DDQ

D12

Q12

D11

D10

Q10

Q9

A

10

Q17

Q7

D15

D6

Q14

D13

V

REF

Q4

D3

Q11

Q1

D9

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

NC / 288M NC / 72M

NC / NC 36M / 144M

文件编号： 001-07165修订版* C

第31 5

[+ ]反馈

CY7C1313CV18

CY7C1315CV18

18 - Mbit的QDR

II SRAM 4字

突发架构

18 - Mbit的QDR

II SRAM 4字突发架构

特点

■

CON连接gurations

CY7C1313CV18 - 1M ×18

CY7C1315CV18 - 512K ×36

分开独立的读取和写入数据端口

支持并发事务

300 MHz时钟实现高带宽

4字突发降低地址总线频率

双倍数据速率（ DDR ）的读取和写入端口接口

（在600 MHz的数据传送），在300兆赫

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

两个输入时钟的输出数据（ C和C ），以减少时钟

偏差和飞行时间的不匹配

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

单复用地址输入总线锁存地址输入

为读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II工作在1.5周期读延迟时延迟

锁定环（DLL ）被使能

作为一个QDR我的设备在DLL中1周期读延迟

关模式

可用在×18 ，且x 36配置

完整的数据一致性，提供最新的数据

核心V

DD

= 1.8 （ ± 0.1V ） ; I / O V

DDQ

= 1.4V至V

DD

可在165球FBGA封装（ 13 ×15 ×1.4 MM）

提供两种无铅和无无铅封装

可变驱动HSTL输出缓冲器

JTAG 1149.1兼容的测试访问端口

延迟锁定环（DLL ），用于精确的数据放置

■

功能说明

该CY7C1313CV18和CY7C1315CV18是1.8V

同步SRAM的流水线，配备了QDR

II架构设计师用手工

tecture 。 QDR II架构包含两个单独的端口：在

读端口和写端口以访问存储器阵列。该

读端口有专用的数据输出来支持读操作

和写端口有专用的数据输入来支持写

操作。 QDR II架构具有独立的数据输入和

数据输出完全消除需要“翻身仗”的

所需的数据总线与通用I / O设备。访问每个端口

是通过一个共同的地址总线来实现的。对于地址

读取和写入地址锁存备选上升沿

的输入端（K）的时钟。访问的QDR II读写

端口是完全相互独立的。为了

最大限度地提高数据吞吐量，这两个读端口和写端口是

提供DDR接口。每个地址是

具有四个18位字（ CY7C1313CV18 ）或36位相关

字（ CY7C1315CV18 ），其依次爆流入或流出的

装置。因为数据可以被转移进和移出的

在两个输入时钟的每个上升沿（ K和K和C设备

和C）中，存储器带宽，同时简化最大化

系统设计消除公交车“周转” 。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

在C或C （或K或K在一个时钟控制寄存器

域）的输入时钟。写操作都带有片上进行

同步自定时写电路。

■

选购指南

描述

最大工作频率

最大工作电流

x18

x36

300兆赫

300

840

985

278兆赫

278

760

910

250兆赫

250

705

830

200兆赫

200

590

675

167兆赫

167

505

570

单位

兆赫

mA

赛普拉斯半导体公司

文件编号： 001-07165修订版* G

198冠军苑

圣荷西

,

CA 95134-1709

408-943-2600

修订后的2011年2月2日

[+ ]反馈

CY7C1313CV18

CY7C1315CV18

逻辑框图（ CY7C1313CV18 ）

18

D

[17:0]

阅读添加。解码

写添加。解码

A

(17:0)

18

写

REG

地址

注册

写

REG

写

REG

写

REG

地址

注册

18

A

(17:0)

256K ×18阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

72

V

REF

WPS

BWS

[1:0]

36

控制

逻辑

36

注册。

注册。 18

18

CQ

18

Q

[17:0]

逻辑框图（ CY7C1315CV18 ）

D

[35:0]

36

阅读添加。解码

写添加。解码

A

(16:0)

17

写

REG

地址

注册

写

REG

写

REG

写

REG

地址

注册

17

A

(16:0)

128K ×36阵列

K

CLK

将军

控制

逻辑

RPS

C

CQ

DOFF

读取数据寄存器。

144

V

REF

WPS

BWS

[3:0]

72

控制

逻辑

72

注册。

注册。 36

36

CQ

36

Q

[35:0]

文件编号： 001-07165修订版* G

第29页2

[+ ]反馈

CY7C1313CV18

CY7C1315CV18

引脚配置................................................ ............. 4

165球FBGA （ 13 ×15 ×1.4 MM）引脚.................. 4

引脚定义................................................ .................. 5

功能概述................................................ 7 ........

读操作................................................ ......... 7

写操作................................................ ......... 7

写字节操作............................................... 7 ..

单时钟模式下............................................... 7 .......

并发事务............................................. 8

深度扩展................................................ ......... 8

可编程阻抗.......................................... 8

随路时钟................................................ ................ 8

DLL ................................................. ............................. 8

应用实例................................................ ........ 9

真值表................................................ ........................ 9

写周期说明............................................... 10

写周期说明............................................... 11

IEEE 1149.1串行边界扫描（ JTAG ） .................. 12

禁用JTAG特性...................................... 12

测试访问端口测试时钟................................... 12

测试模式选择（ TMS ） ........................................... 12

测试数据输入（ TDI ） ........................................... .......... 12

测试数据输出（ TDO ） ........................................... ...... 12

执行TAP复位........................................... 12

TAP寄存器................................................ ........... 12

TAP指令集............................................... .... 12

TAP控制器状态图....................................... 14

TAP控制器框图...................................... 15

TAP电气特性...................................... 15

TAP交流开关特性............................... 16

TAP时序和测试条件.................................. 16

识别寄存器定义................................ 17

扫描寄存器大小............................................... ........ 17

指令代码................................................ ........... 17

边界扫描顺序............................................... ..... 18

在QDR II SRAM电顺序........................... 19

开机顺序............................................... .. 19

DLL约束................................................ ........ 19

最大额定值................................................ ........... 20

经营范围................................................ ............ 20

电气特性.............................................. 20

直流电气特性..................................... 20

AC电气特性..................................... 21

电容................................................. ................... 22

热阻................................................ ....... 22

开关特性............................................. 23

开关波形................................................ .... 25

订购信息................................................ ..... 26

订购代码定义........................................... 26

包图................................................ ........... 27

文档历史记录页............................................... .. 28

销售，解决方案和法律信息...................... 29

全球销售和设计支持....................... 29

产品................................................. ................... 29

的PSoC解决方案................................................ ......... 29

文件编号： 001-07165修订版* G

第29页3

[+ ]反馈

CY7C1313CV18

CY7C1315CV18

引脚配置

引脚配置CY7C1313CV18和CY7C1315CV18随之而来。

[1]

165球FBGA （ 13 ×15 ×1.4 MM）引脚

CY7C1313CV18 （ 1M ×18 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

Q9

NC

D11

NC

Q12

D13

V

REF

NC

Q15

NC

D17

NC

TCK

3

D9

D10

Q10

Q11

D12

Q13

V

DDQ

D14

Q14

D15

D16

Q16

Q17

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

1

NC

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

NC/288M

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

A

NC

V

DDQ

NC

A

10

NC/72M

NC

Q7

NC

D6

NC

V

REF

Q4

D3

NC

Q1

NC

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

NC / 144M NC / 36M

CY7C1315CV18 （ 512K ×36 ）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

Q27

D27

D28

Q29

Q30

D30

DOFF

D31

Q32

Q33

D33

D34

Q35

TDO

2

Q18

Q28

D20

D29

Q21

D22

V

REF

Q31

D32

Q24

Q34

D26

D35

TCK

3

D18

D19

Q19

Q20

D21

Q22

V

DDQ

D23

Q23

D24

D25

Q25

Q26

A

4

WPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

5

BWS

2

BWS

3

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

6

K

NC

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

A

C

7

BWS

1

BWS

0

A

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

A

8

RPS

A

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

A

9

D17

D16

Q16

Q15

D14

Q13

V

DDQ

D12

Q12

D11

D10

Q10

Q9

A

10

Q17

Q7

D15

D6

Q14

D13

V

REF

Q4

D3

Q11

Q1

D9

D0

TMS

11

CQ

Q8

D8

D7

Q6

Q5

D5

ZQ

D4

Q3

Q2

D2

D1

Q0

TDI

NC / 288M NC / 72M

NC / NC 36M / 144M

记

1. NC / 36M ，NC / 72M， NC / 144M ，和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-07165修订版* G

第29页4

[+ ]反馈

CY7C1313CV18

CY7C1315CV18

引脚德网络nitions

引脚名称

D

[x:0]

I / O

引脚说明

输入 -

数据输入信号。

采样的K和K时钟在有效的写操作的上升沿。

同步CY7C1313CV18

D

[17:0]

CY7C1315CV18

D

[35:0]

输入 -

写端口选择

低电平有效。

采样在K时钟的上升沿。当断言活跃，一

启动同步写操作。拉高取消选择写端口。取消写端口会忽略

[x:0]

.

输入 -

字节写选择0 ， 1 ， 2 ， 3

低电平有效。

采样的K和K时钟在上升边缘

同步写操作。用于选择哪个字节写入当前部分中写入设备

操作。不写入的字节保持不变。

CY7C1313CV18

BWS

0

控件D

[8:0]

和BWS

1

控件D

[17:9].

CY7C1315CV18 BWS

0

控件D

[8:0]

， BWS

1

控件D

[17:9]

， BWS

2

控件D

[26:18]

和

BWS

3

控件D

[35:27].

所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择

忽略数据的对应字节，并且不写入到器件中。

输入 -

地址输入。

在有源读写操作采样在K时钟的上升沿。这些

同步地址输入复用于读取和写入操作。在内部，该设备被组织成

1M ×18的CY7C1313CV18和512K ×36 （每256K ×18 4阵列）（每128K ×36 4阵列）

为CY7C1315CV18 。因此，只需要18address输入来访问整个存储器阵列

CY7C1313CV18和17个地址输入的CY7C1315CV18 。这些输入被忽略的时候了合

priate端口被取消。

OUTPUT-

数据的输出信号。

在读操作期间，这些引脚输出所请求的数据。有效数据是

同步驱动输出都C和C的时钟的上升沿在读操作期间，或K和K时，在单

时钟模式。当读取端口被取消，Q

[x:0]

自动为三态的。

CY7C1313CV18

Q

[17:0]

CY7C1315CV18

Q

[35:0]

输入 -

读端口选择

低电平有效。

采样正输入时钟（K）的上升沿。当激活时，一

启动同步读操作。拉高取消选择读端口。如果取消，挂起访问

允许完成和输出驱动器自动三态之后的下一个上升沿

了C时钟。每次读访问由一阵四个连续的转移。

输入时钟

正向输入时钟的输出数据。

C被结合使用C至时钟输出从读数据

该设备。 C和C一起使用，以纠偏各种设备的飞行时间在黑板上回

到控制器。看

应用实例

第9页了解更多详情。

负输入时钟的输出数据。

C被结合使用C至时钟输出从读数据

该设备。 C和C一起使用，以纠偏各种设备的飞行时间在黑板上回

到控制器。看

应用实例

第9页了解更多详情。

正向输入时钟输入。

的K上升沿用于捕获同步输入到装置

并推动了通过Q数据

[x:0]

在单时钟模式下。所有访问都在上升开始

K的边缘

负输入时钟输入。

K被用于捕获同步的输入被提供给该装置，并

开车出的数据通过Q

[x:0]

在单时钟模式下。

CQ引用相对于℃。

这是一个自由运行的时钟和同步于输入时钟

对于QDR II的输出数据（C）。在单时钟模式，CQ相对于K的定时生成

回波时钟显示在

开关特性

第23页。

CQ参照相对于℃。

这是一个自由运行的时钟和同步于输入时钟

对于QDR II的输出数据（C）。在单时钟模式，CQ相对于K的定时生成

回波时钟显示在

开关特性

第23页。

输出阻抗匹配输入。

此输入用于调整器件输出到系统数据总线

阻抗。 CQ ，CQ，和Q

[x:0]

输出阻抗为0.2× RQ 。其中，RQ是连接一个电阻

之间ZQ和地面。可选地，该管脚可被直接连接到V

DDQ

，这使

最小阻抗模式。此引脚不能直接连接到GND或悬空。

WPS

BWS

0

,

BWS

1

,

BWS

2

,

BWS

3

A

Q

[x:0]

RPS

C

输入时钟

K

输入时钟

K

CQ

输入时钟

回波时钟

CQ

回波时钟

ZQ

输入

文件编号： 001-07165修订版* G

第29页5

[+ ]反馈