机密
CY7C1312V18
CY7C1314V18
勘误版本： [ ** ]
11/14/03
勘误文档的CY7C1312V18 & CY7C1314V18
本文档介绍了CY7C1312V18和CY7C1314V18勘误表。详细信息包括勘误的触发条件，
可用的解决方法，和硅修订的适用性。本文件应作为一个suplement到
现有的数据表。
如果您有其它疑问，请联系您当地的赛普拉斯销售代表。
部分受影响的数
产品型号
CY7C1312V18-133BZC
CY7C1312V18-167BZC
CY7C1314V18-133BZC
CY7C1314V18-167BZC
架构
2 QDR -II突发
2 QDR -II突发
2 QDR -II突发
2 QDR -II突发
Confguration
1一M× 18
1一M× 18
有512K ×36
有512K ×36
时钟频率
133兆赫
167兆赫
133兆赫
167兆赫
CY7C1312V18 & CY7C1314V18认证情况
这些器件现可提供工程样品。
可靠性报告可在我们的网站www.cypress.com ， QTP ＃ 032105
CY7C1312V18 & CY7C1314V18勘误汇总
下表定义的勘误表适用于CY7C1312V18和CY7C1314V18 。
.
项
CY7C1312V18
CY7C1314V18
修复状态
1.地址7C勘误表
2.第一个时钟周期勘误表
X
X
X
X
赛普拉斯计划来解决这个问题有勘误
改变硅。
赛普拉斯不打算解决这个问题
勘误表。请联系您当地的赛普拉斯
销售办事处以获取更多信息。
1.地址7C勘误表
问题定义
在给定的时钟周期：
设置K上的上升沿的读出地址
上设置的K＃的上升沿的写入地址
如果读取和写入地址相同，数据从输入端口转发到输出端口和
从存储器阵列中的数据被忽略。这个功能称为数据转发功能，它可确保
该最新的数据总是从设备输出。
在该解决7C是该读出地址之间改变的唯一地址的情况下，与写地址
在给定的时钟周期，并且如果地址7C是从"1"改变到"0" ，则数据转发可以是errone-
ously激活。从存储器阵列中的数据可以被忽略，并且从所述输入总线的数据可以是
不当转发。
受影响的参数
本勘误影响数据的完整性。它不会影响任何定时或操作参数。
触发条件（S ）
该勘误可发生在所有数据表的操作条件。
CypressSemiconductorCorporation
3901NorthFirstStreet
SANJOSE
CA 95134
408-943-2600
2003年11月
机密
勘误文档
CY7C1312V18
CY7C1314V18
范围的影响
此问题仅适用于突发只有2 arhcitecture 。 QDR-II 。突发的4设备不受此
问题。本勘误影响数据的从设备的输出。它不影响该数据的完整性
存储器阵列。
这样做的影响在应用程序中有两个组成部分。首先，它是依赖于频率的失败
情况发生。第二，它是依赖于系统的，从对不正确的次数恢复的能力
数据。
在与存储器的真正的随机存取的应用中，将发生在该CY7C1312V18的速率的2的PPM
4 PPM为CY7C1314V18 。然而，将出现较多的应用中发生故障的
更频繁地发生的条件。
替代方法
禁止在SRAM控制器的软件发生故障的条件。
修复状态
赛普拉斯已经确定了改变，这将消除这种勘误的硅。
2.第一个时钟周期勘误表
问题定义
在第一时钟cylce看到的设备，它有可能为数据要被写入到存储器阵列的错误。
Specificlly ，第一个字可以写入到所述第二脉冲串地址和所述第二码字可以被写入到
第一脉冲串地址。这仅可以发生在第一个时钟周期看到的设备和过程中不会发生
随后的时钟周期。
迄今为止，赛普拉斯是不知道经历过这个问题的任何应用程序。
受影响的参数
本勘误影响数据的完整性。它不会影响任何定时或操作参数。
触发条件（S ）
将只发生在第一个时钟周期看到的设备本勘误。它的第二个上涨后会不会出现
的K和K ＃时钟边缘。因此，如果该设备看到在上电期间的任何时钟周期，这将勘误表
不会发生。
在以下情况下会发生此勘误表：
(1) V
DD
达到1.7 V在t
0
,
（2） K＃从低升到高t后
0
+ 25纳秒，
（ 3 ）从低K＃上升到高K的第一个上升沿之前
这些触发条件的时序图如下所示：
时序图第一个时钟周期勘误触发条件
V
DD
1
K
3
K#
2
3
t
0
t
0
+ 25纳秒
勘误表
的K上升沿
2
机密
勘误文档
CY7C1312V18
CY7C1314V18
范围的影响
本勘误仅影响在第一时钟周期中看到的设备写入数据的数据完整性。所有
后续写入将被正确写入。
迄今为止，没有任何客户都报告说，看到在这个应用程序的失效机理。
描述了第一个时钟周期勘误触发后设备工作的时序图如下所示。
时序图操作的第一个时钟Cylce勘误后已发生
V
DD
1
勘误表
TRIGGER
条件
K
3
勘误表
K#
t
0
2
t
0
+ 25纳秒
3
正确操作
替代方法
有许多可用的解决方法，此勘误表。这些包括如下：
1.等待第一个时钟周期后写入到设备。
2.确保中K之前K＃ （如下图所示）上升高
时序图，以确保升起前K＃
V
DD
1
K
条件3避免的
K#
2
3
3
t
0
t
0
+ 25纳秒
的K上升沿
3
机密
勘误文档
3.把K＃输入高电平之前，吨
0
+ 25纳秒。
时序图瞻K＃高此前吨
0
+ 25纳秒
CY7C1312V18
CY7C1314V18
V
DD
1
K
3
K#
2
条件2避免的
3
t
0
t
0
+ 25纳秒
的K上升沿
修复状态
赛普拉斯没有一个计划来纠正这个勘误表。如果您的应用程序不能容纳建议
解决方法，请联系您赛普拉斯FAE 。
参考文献：
[1 ]文件＃ 38-05180 ， CY7C1310V18 / CY7C1312V18 / CY7C1314V18 ： 18 -MB QDR （ TM ）-II SRAM双字
突发架构（初步）
赛普拉斯半导体公司， 2003年是本报告所载的资料如有更改，恕不另行通知。赛普拉斯的Semicon导体公司对因使用任何责任
比电路体现在赛普拉斯半导体公司的产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯半导体公司不授权
故障或故障可合理地预计其产品用于生命支持系统中使用的关键部件，以造成显着的伤害到用户。赛普拉斯的
半导体产品用于生命支持系统中的应用表明厂商应承担因使用的所有风险，并赔偿赛普拉斯由此半导体的一切费用。
机密
勘误文档
CY7C1312V18
CY7C1314V18
文档历史记录页
文档标题： CY7C1312V18 & CY7C1314V18勘误表
文件编号： 38-17005
问题
原稿。的
启示录
ECN号
日期
变化
**
131284
11/14/03
RCS
变化的说明
1，新建文档
5
初步
CY7C1310V18
CY7C1312V18
CY7C1314V18
18 -MB QDR -II SRAM双字
突发架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
双字突发所有访问
双倍数据速率（ DDR ）上同时读取和放大器的接口;写
@ 167MHz的端口（在333 MHz的数据传输）
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X18 ， X36和配置
1.8V核心， HSTL输入和输出电源
13x15毫米1.0毫米间距FBGA封装， 165球（ 11×15
矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
- JTAG接口
片上延迟锁定环（ DLL ）
功能说明
该CY7C1310V18 / CY7C1312V18 / CY7C1314V18是1.8V
同步SRAM的流水线，配备了QDR
-II架构设计师用手工
tecture 。 QDR
TM
-II架构包含两个单独的端口
以存取存储器阵列。读端口有专用
数据输出来支持读操作，写端口
有专用的数据输入来支持写操作。
QDR
TM
-II架构具有独立的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。访问每个
端口是通过一个共同的地址总线来实现的。该
读地址被锁存K个时钟的上升沿和
写地址被锁存K个时钟的上升沿。
访问的QDR
TM
-II读取和写入端口
完全相互独立的。为了最大限度地
数据吞吐量，同时读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
用两个8位字（ CY7C1310V18 ）或18位相关
字（ CY7C1312V18 ）或36位字（ CY7C1314V18 ），该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上的每个上升沿
两个输入时钟（K / K和C / C ） ，内存带宽
同时简化系统设计，消除总线最大化
“关变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
由C / C （或K / K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1310V18 - 2M ×8
CY7C1312V18 - 1M ×18
CY7C1314V18 - 512K ×36
逻辑框图（ CY7C1310V18 ）
D
[7:0]
8
写
REG
1M ×8的阵列
写添加。解码
20
阅读添加。解码
A
(19:0)
地址
注册
写
REG
1M ×8的阵列
地址
注册
20
A
(19:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
读取数据寄存器。
16
控制
逻辑
8
注册。
8
注册。
8
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05180修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年8月2日
初步
销刀豆网络gurations
CY7C1310V18 （ 2M ×8 ） - 11 ×15 BGA
CY7C1310V18
CY7C1312V18
CY7C1314V18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1312V18 （ 1M ×18 ） - 11 ×15 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 144M NC / 36M
文件编号： 38-05180修订版**
第25 3
初步
销刀豆网络gurations
（续）
CY7C1314V18 （ 512K ×36 ） - 11 ×15 BGA
CY7C1310V18
CY7C1312V18
CY7C1314V18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 288M NC / 72M
NC / 36M V
SS
/144M
文件编号： 38-05180修订版**
第25 4
初步
引脚德网络nitions
引脚名称
D
[x:0]
I / O
输入 -
同步
引脚说明
CY7C1310V18
CY7C1312V18
CY7C1314V18
数据输入信号，在有效采样的K和K时钟的上升沿
写操作。
CY7C1310V18 - D [ 7 ： 0 ]
CY7C1312V18 - D [ 17 ： 0 ]
CY7C1314V18 - D [ 35 ： 0 ]
写端口选择，低电平有效。
采样在K时钟的上升沿。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[x:0]
被忽略。
字节写选择0 ， 1 ， 2和3
低电平有效。
采样在K的上升沿
并在写操作期间K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。不写入的字节保持不变。
CY7C1310V18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1312V18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1314V18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
所有的字节写操作被采样的相同边缘的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不被写入
装置。
地址输入。
在有源采样K个时钟的上升沿读取和写入
操作。这些地址输入复用于读取和写入操作。
在内部，该设备被组织为2M ×8为CY7C1310V18 （各1M ×8的2阵列） ，
1M ×18 （每512K ×18 2数组） CY7C1312V18和256K ×36 （各2个阵列
的256K ×36 ），用于CY7C1314V18 。因此，仅20个地址输入端，需要向
访问CY7C1310V18的对整个存储器阵列， 19个地址输入为CY7C1312V18
和18个地址输入， CY7C1314V18 。这些输入被忽略的时候了合
priate端口被取消。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作或K和K在单时钟模式下。当读取端口被取消，
Q
[x:0]
自动三态。
CY7C1310V18
Q
[7:0]
CY7C1312V18
Q
[17:0]
CY7C1314V18
Q
[35:0]
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下了C时钟的下一个上升沿。每
读访问由一阵两个连续的传输。
正输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[x:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
与QDR的输出时钟
TM
-II 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
与QDR的输出时钟
TM
-II 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
WPS
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
输入 -
同步
Q
[x:0]
输出 -
同步
RPS
输入 -
同步
C
输入 -
时钟
输入时钟
C
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
文件编号： 38-05180修订版**
第25 5
QQ：2881677436 复制
