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CY7C1312V18
CY7C1314V18
勘误版本： [ ** ]
11/14/03
勘误文档的CY7C1312V18 & CY7C1314V18
本文档介绍了CY7C1312V18和CY7C1314V18勘误表。详细信息包括勘误的触发条件，
可用的解决方法，和硅修订的适用性。本文件应作为一个suplement到
现有的数据表。
如果您有其它疑问，请联系您当地的赛普拉斯销售代表。
部分受影响的数
产品型号
CY7C1312V18-133BZC
CY7C1312V18-167BZC
CY7C1314V18-133BZC
CY7C1314V18-167BZC
架构
2 QDR -II突发
2 QDR -II突发
2 QDR -II突发
2 QDR -II突发
Confguration
1一M× 18
1一M× 18
有512K ×36
有512K ×36
时钟频率
133兆赫
167兆赫
133兆赫
167兆赫
CY7C1312V18 & CY7C1314V18认证情况
这些器件现可提供工程样品。
可靠性报告可在我们的网站www.cypress.com ， QTP ＃ 032105
CY7C1312V18 & CY7C1314V18勘误汇总
下表定义的勘误表适用于CY7C1312V18和CY7C1314V18 。
.
项
CY7C1312V18
CY7C1314V18
修复状态
1.地址7C勘误表
2.第一个时钟周期勘误表
X
X
X
X
赛普拉斯计划来解决这个问题有勘误
改变硅。
赛普拉斯不打算解决这个问题
勘误表。请联系您当地的赛普拉斯
销售办事处以获取更多信息。
1.地址7C勘误表
问题定义
在给定的时钟周期：
设置K上的上升沿的读出地址
上设置的K＃的上升沿的写入地址
如果读取和写入地址相同，数据从输入端口转发到输出端口和
从存储器阵列中的数据被忽略。这个功能称为数据转发功能，它可确保
该最新的数据总是从设备输出。
在该解决7C是该读出地址之间改变的唯一地址的情况下，与写地址
在给定的时钟周期，并且如果地址7C是从"1"改变到"0" ，则数据转发可以是errone-
ously激活。从存储器阵列中的数据可以被忽略，并且从所述输入总线的数据可以是
不当转发。
受影响的参数
本勘误影响数据的完整性。它不会影响任何定时或操作参数。
触发条件（S ）
该勘误可发生在所有数据表的操作条件。
CypressSemiconductorCorporation
3901NorthFirstStreet
SANJOSE
CA 95134
408-943-2600
2003年11月
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CY7C1312V18
CY7C1314V18
范围的影响
此问题仅适用于突发只有2 arhcitecture 。 QDR-II 。突发的4设备不受此
问题。本勘误影响数据的从设备的输出。它不影响该数据的完整性
存储器阵列。
这样做的影响在应用程序中有两个组成部分。首先，它是依赖于频率的失败
情况发生。第二，它是依赖于系统的，从对不正确的次数恢复的能力
数据。
在与存储器的真正的随机存取的应用中，将发生在该CY7C1312V18的速率的2的PPM
4 PPM为CY7C1314V18 。然而，将出现较多的应用中发生故障的
更频繁地发生的条件。
替代方法
禁止在SRAM控制器的软件发生故障的条件。
修复状态
赛普拉斯已经确定了改变，这将消除这种勘误的硅。
2.第一个时钟周期勘误表
问题定义
在第一时钟cylce看到的设备，它有可能为数据要被写入到存储器阵列的错误。
Specificlly ，第一个字可以写入到所述第二脉冲串地址和所述第二码字可以被写入到
第一脉冲串地址。这仅可以发生在第一个时钟周期看到的设备和过程中不会发生
随后的时钟周期。
迄今为止，赛普拉斯是不知道经历过这个问题的任何应用程序。
受影响的参数
本勘误影响数据的完整性。它不会影响任何定时或操作参数。
触发条件（S ）
将只发生在第一个时钟周期看到的设备本勘误。它的第二个上涨后会不会出现
的K和K ＃时钟边缘。因此，如果该设备看到在上电期间的任何时钟周期，这将勘误表
不会发生。
在以下情况下会发生此勘误表：
(1) V
DD
达到1.7 V在t
0
,
（2） K＃从低升到高t后
0
+ 25纳秒，
（ 3 ）从低K＃上升到高K的第一个上升沿之前
这些触发条件的时序图如下所示：
时序图第一个时钟周期勘误触发条件
V
DD
1
K
3
K#
2
3
t
0
t
0
+ 25纳秒
勘误表
的K上升沿
2
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CY7C1312V18
CY7C1314V18
范围的影响
本勘误仅影响在第一时钟周期中看到的设备写入数据的数据完整性。所有
后续写入将被正确写入。
迄今为止，没有任何客户都报告说，看到在这个应用程序的失效机理。
描述了第一个时钟周期勘误触发后设备工作的时序图如下所示。
时序图操作的第一个时钟Cylce勘误后已发生
V
DD
1
勘误表
TRIGGER
条件
K
3
勘误表
K#
t
0
2
t
0
+ 25纳秒
3
正确操作
替代方法
有许多可用的解决方法，此勘误表。这些包括如下：
1.等待第一个时钟周期后写入到设备。
2.确保中K之前K＃ （如下图所示）上升高
时序图，以确保升起前K＃
V
DD
1
K
条件3避免的
K#
2
3
3
t
0
t
0
+ 25纳秒
的K上升沿
3
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勘误文档
3.把K＃输入高电平之前，吨
0
+ 25纳秒。
时序图瞻K＃高此前吨
0
+ 25纳秒
CY7C1312V18
CY7C1314V18
V
DD
1
K
3
K#
2
条件2避免的
3
t
0
t
0
+ 25纳秒
的K上升沿
修复状态
赛普拉斯没有一个计划来纠正这个勘误表。如果您的应用程序不能容纳建议
解决方法，请联系您赛普拉斯FAE 。
参考文献：
[1 ]文件＃ 38-05180 ， CY7C1310V18 / CY7C1312V18 / CY7C1314V18 ： 18 -MB QDR （ TM ）-II SRAM双字
突发架构（初步）
赛普拉斯半导体公司， 2003年是本报告所载的资料如有更改，恕不另行通知。赛普拉斯的Semicon导体公司对因使用任何责任
比电路体现在赛普拉斯半导体公司的产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯半导体公司不授权
故障或故障可合理地预计其产品用于生命支持系统中使用的关键部件，以造成显着的伤害到用户。赛普拉斯的
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CY7C1312V18
CY7C1314V18
文档历史记录页
文档标题： CY7C1312V18 & CY7C1314V18勘误表
文件编号： 38-17005
问题
原稿。的
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日期
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**
131284
11/14/03
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