初步
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
18 -MB QDR -II SRAM 2字突发架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（在333 MHz的数据传输） @ 167MHz
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X18 ， X36和配置
完整的数据coherancy ，提供最新的数据
核心VDD = 1.8V （ +/- 0.1V ） ; I / O VDDQ = 1.4V至Vdd
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1310AV18 / CY7C1312AV18 / CY7C1314AV18是
1.8V同步SRAM的流水线，配备了QDR -II
架构。 QDR -II结构由两个单独的
端口，以存取存储器阵列。读端口都有
专用的数据输出来支持读操作，
写端口则有专用的数据输入来支持写操作
系统蒸发散。 QDR -II架构具有独立的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。访问每个
端口是通过一个共同的地址总线来实现的。该
读地址被锁存K个时钟的上升沿和
写地址被锁存K个时钟的上升沿。
访问的QDR -II读写端口是完全
相互独立的。为了最大限度地提高数据
吞吐量，读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
用两个8位字（ CY7C1310AV18 ）或18位相关
字（ CY7C1312AV18 ）或36位字（ CY7C1314AV18 ）
该脉冲串依次移入或移出器件。因为数据可以
待转移进和移出器件在每个上升沿
两个输入时钟（K和K和C和C） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1310AV18 - 2M ×8
CY7C1312AV18 - 1M ×18
CY7C1314AV18 - 512K ×36
逻辑框图（ CY7C1310AV18 ）
D
[7:0]
8
写
REG
1M ×8的阵列
写添加。解码
20
阅读添加。解码
A
(19:0)
地址
注册
写
REG
1M ×8的阵列
地址
注册
20
A
(19:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
16
控制
逻辑
8
8
注册。
注册。
8
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05497修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
销刀豆网络gurations
CY7C1310AV18 （ 2M × 8 ） - 11 × 15 BGA
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1312AV18 （ 1M × 18 ） - 11 × 15 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 144M NC / 36M
文件编号： 38-05497修订版**
第21 3
初步
销刀豆网络gurations
（续）
CY7C1314AV18 （ 512K × 36 ） - 11 × 15 BGA
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 288M NC / 72M
NC / 36M V
SS
/144M
引脚德网络nitions
引脚名称
D
[x:0]
I / O
输入 -
同步
引脚说明
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1310AV18 - D
[7:0]
CY7C1312AV18 - D
[17:0]
CY7C1314AV18 - D
[35:0]
写端口选择，低电平有效。
采样在K时钟的上升沿。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[x:0]
被忽略。
字节写选择0 ， 1 ， 2和3
低电平有效。
采样在K的上升沿和
在写操作中K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。不写入的字节保持不变。
CY7C1310AV18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1312AV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1314AV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27].
所有的字节写选择采样的相同沿的数据。取消一个字节
写选择将导致数据的相应字节被忽略并且不被写入
该设备。
地址输入。
采样在K （读地址）和K的上升沿（收件
在有源读写操作地址）的时钟。这些地址输入多
路开关连接的读取和写入操作。在内部，该设备被组织为2M ×8
对于CY7C1310AV18 （每1M ×8 2阵列） ， 1M ×18 （每512K ×18 2数组）
CY7C1312AV18和512K ×36 （ 2阵列的每一个256K ×36 ）的CY7C1314AV18 。
因此，只需要20个地址输入端来访问整个存储器阵列
CY7C1310AV18 ， 19地址输入的CY7C1312AV18和18个地址输入端
CY7C1314AV18 。当相应的端口被取消，这些输入将被忽略。
WPS
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
输入 -
同步
文件编号： 38-05497修订版**
第21 4
初步
引脚德网络nitions
（续）
引脚名称
Q
[x:0]
I / O
输出 -
同步
引脚说明
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作或K和K在单时钟模式下。当读取端口被取消，
Q
[x:0]
自动为三态的。
CY7C1310AV18
Q
[7:0]
CY7C1312AV18
Q
[17:0]
CY7C1314AV18
Q
[35:0]
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下了C时钟的下一个上升沿。每
读访问由一阵两个连续的传输。
正输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[x:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 CQ ， CQ和Q
[x:0]
输出阻抗被设定为0.2× RQ。
其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DD
，这使得最小阻抗模式。该引脚不能
直接连接到GND或悬空。
DLL关闭 - 低电平有效。
此引脚连接到地面将关闭该DLL里面
该设备。在DLL中的定时关闭操作将会从列出的那些不同
本数据表中。在此操作的更多细节可以在应用笔记中可以发现，
“DLL操作的QDR-II ”。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
地址扩展为36M 。
这是不连接到所述模等可连接到任何
电压电平。
地址扩展为72M 。
这是不连接到所述模等可连接到任何
电压电平。
地址扩展为72M 。
这必须连接到低电平的18M设备。
地址扩展为144M 。
这必须连接到低电平的18M设备。
地址扩展为288M 。
这必须连接到低电平的18M设备。
RPS
输入 -
同步
C
输入时钟
C
输入时钟
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
ZQ
输入
DOFF
输入
TDO
TCK
TDI
TMS
NC
NC/36M
NC/72M
V
SS
/72M
V
SS
/144M
V
SS/
288M
产量
输入
输入
输入
不适用
不适用
不适用
输入
输入
输入
文件编号： 38-05497修订版**
第21 5
初步
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
18 -MB QDR -II SRAM 2字突发架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（在333 MHz的数据传输） @ 167MHz
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X18 ， X36和配置
完整的数据coherancy ，提供最新的数据
核心VDD = 1.8V （ +/- 0.1V ） ; I / O VDDQ = 1.4V至Vdd
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1310AV18 / CY7C1312AV18 / CY7C1314AV18是
1.8V同步SRAM的流水线，配备了QDR -II
架构。 QDR -II结构由两个单独的
端口，以存取存储器阵列。读端口都有
专用的数据输出来支持读操作，
写端口则有专用的数据输入来支持写操作
系统蒸发散。 QDR -II架构具有独立的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。访问每个
端口是通过一个共同的地址总线来实现的。该
读地址被锁存K个时钟的上升沿和
写地址被锁存K个时钟的上升沿。
访问的QDR -II读写端口是完全
相互独立的。为了最大限度地提高数据
吞吐量，读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
用两个8位字（ CY7C1310AV18 ）或18位相关
字（ CY7C1312AV18 ）或36位字（ CY7C1314AV18 ）
该脉冲串依次移入或移出器件。因为数据可以
待转移进和移出器件在每个上升沿
两个输入时钟（K和K和C和C） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1310AV18 - 2M ×8
CY7C1312AV18 - 1M ×18
CY7C1314AV18 - 512K ×36
逻辑框图（ CY7C1310AV18 ）
D
[7:0]
8
写
REG
1M ×8的阵列
写添加。解码
20
阅读添加。解码
A
(19:0)
地址
注册
写
REG
1M ×8的阵列
地址
注册
20
A
(19:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
16
控制
逻辑
8
8
注册。
注册。
8
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05497修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
销刀豆网络gurations
CY7C1310AV18 （ 2M × 8 ） - 11 × 15 BGA
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/72M
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/36M
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1312AV18 （ 1M × 18 ） - 11 × 15 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
V
SS
/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 144M NC / 36M
文件编号： 38-05497修订版**
第21 3
初步
销刀豆网络gurations
（续）
CY7C1314AV18 （ 512K × 36 ） - 11 × 15 BGA
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
V
SS
/ 288M NC / 72M
NC / 36M V
SS
/144M
引脚德网络nitions
引脚名称
D
[x:0]
I / O
输入 -
同步
引脚说明
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1310AV18 - D
[7:0]
CY7C1312AV18 - D
[17:0]
CY7C1314AV18 - D
[35:0]
写端口选择，低电平有效。
采样在K时钟的上升沿。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[x:0]
被忽略。
字节写选择0 ， 1 ， 2和3
低电平有效。
采样在K的上升沿和
在写操作中K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。不写入的字节保持不变。
CY7C1310AV18
BWS
0
控件D
[3:0]
和BWS
1
控件D
[7:4]
.
CY7C1312AV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1314AV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27].
所有的字节写选择采样的相同沿的数据。取消一个字节
写选择将导致数据的相应字节被忽略并且不被写入
该设备。
地址输入。
采样在K （读地址）和K的上升沿（收件
在有源读写操作地址）的时钟。这些地址输入多
路开关连接的读取和写入操作。在内部，该设备被组织为2M ×8
对于CY7C1310AV18 （每1M ×8 2阵列） ， 1M ×18 （每512K ×18 2数组）
CY7C1312AV18和512K ×36 （ 2阵列的每一个256K ×36 ）的CY7C1314AV18 。
因此，只需要20个地址输入端来访问整个存储器阵列
CY7C1310AV18 ， 19地址输入的CY7C1312AV18和18个地址输入端
CY7C1314AV18 。当相应的端口被取消，这些输入将被忽略。
WPS
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
输入 -
同步
文件编号： 38-05497修订版**
第21 4
初步
引脚德网络nitions
（续）
引脚名称
Q
[x:0]
I / O
输出 -
同步
引脚说明
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作或K和K在单时钟模式下。当读取端口被取消，
Q
[x:0]
自动为三态的。
CY7C1310AV18
Q
[7:0]
CY7C1312AV18
Q
[17:0]
CY7C1314AV18
Q
[35:0]
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下了C时钟的下一个上升沿。每
读访问由一阵两个连续的传输。
正输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[x:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 CQ ， CQ和Q
[x:0]
输出阻抗被设定为0.2× RQ。
其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DD
，这使得最小阻抗模式。该引脚不能
直接连接到GND或悬空。
DLL关闭 - 低电平有效。
此引脚连接到地面将关闭该DLL里面
该设备。在DLL中的定时关闭操作将会从列出的那些不同
本数据表中。在此操作的更多细节可以在应用笔记中可以发现，
“DLL操作的QDR-II ”。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
地址扩展为36M 。
这是不连接到所述模等可连接到任何
电压电平。
地址扩展为72M 。
这是不连接到所述模等可连接到任何
电压电平。
地址扩展为72M 。
这必须连接到低电平的18M设备。
地址扩展为144M 。
这必须连接到低电平的18M设备。
地址扩展为288M 。
这必须连接到低电平的18M设备。
RPS
输入 -
同步
C
输入时钟
C
输入时钟
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
ZQ
输入
DOFF
输入
TDO
TCK
TDI
TMS
NC
NC/36M
NC/72M
V
SS
/72M
V
SS
/144M
V
SS/
288M
产量
输入
输入
输入
不适用
不适用
不适用
输入
输入
输入
文件编号： 38-05497修订版**
第21 5
QQ：2881677436 复制
