初步
CY7C1305AV25
CY7C1307AV25
18兆位突发的4流水线SRAM与
QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟至有效访问时间
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
- JTAG接口
功能说明
该CY7C1305AV25 / CY7C1307AV25是2.5V同步
流水线SRAM的配备QDR架构。 QDR
体系结构由两个单独的端口，以访问
存储器阵列。读端口有专用的数据输出到
支持读操作，写端口则有专用
数据输入来支持写操作。 QDR架构具有
分离的数据输入和数据输出，以完全消除
要“掉头”的数据总线与通用要求
I / O设备。访问每个端口通过完成
常见的地址总线。读取和写入地址
地址锁存输入的备选上升沿
（ K）时钟。访问该设备的读取和写入端口
完全相互独立的。为了最大限度地
数据吞吐量，同时读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
具有四个18位字（ CY7C1305AV25 ）和4相关联的
36位字（ CY7C1307AV25 ），其依次响起或
从设备中。由于数据可以被转移进和移出
在两个输入时钟的每个上升沿（K / K的设备和
同时简化了C / C ）的内存带宽最大化
系统设计通过消除总线“关变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1305AV25 - 1M ×18
CY7C1307AV25 - 512K ×36
逻辑框图（ CY7C1305AV25 ）
D
[17:0]
18
写写写写
REG
注册注册注册
阅读添加。解码
写添加。解码
A
[17:0]
地址
注册
18
地址
注册
256Kx18阵列
256Kx18阵列
256Kx18阵列
256Kx18阵列
18
A
(17:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
读取数据寄存器。
VREF
WPS
BWS
[0:1]
72
控制
逻辑
36
36
注册。
注册。
18
注册。
18
Q
[17:0]
赛普拉斯半导体公司
文件编号： 38-05496修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
初步
引脚德网络nitions
名字
D
[x:0]
I / O
输入 -
同步
描述
CY7C1305AV25
CY7C1307AV25
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1305AV25 - D
[17:0]
CY7C1307AV25 - D
[35:0]
写端口选择，低电平有效。
采样在K时钟的上升沿。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[x:0]
被忽略。
字节写选择0 ， 1 ， 2 ， 3 ，低电平有效。
采样在K的上升沿和
在写操作中K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。不写入的字节保持不变。
CY7C1305AV25 - BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1307AV25 - BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
所有的字节写选择采样的相同沿的数据。取消选择一个
字节写选择将导致数据的相应字节被忽略，不写
到器件中。
地址输入。
在有源采样K个时钟的上升沿读取和写入
操作。这些地址输入复用于读取和写入操作。
在内部，该设备被组织成1M ×18 （每一个256K ×18 4阵列），用于
CY7C1305AV25和512K ×36 （4阵列的每一个128K ×36 ），用于CY7C1307AV25 。 There-
前，只有18个地址输入， CY7C1305AV25和17的地址输入，
CY7C1307AV25 。当相应的端口被取消，这些输入将被忽略。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作或K和K在单时钟模式下。当读取端口被取消，
Q
[x:0]
自动三态。
CY7C1305AV25 - Q
[17:0]
CY7C1307AV25 - Q
[35:0]
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下了C时钟的下一个上升沿。每
读访问由一阵四个连续的18位或36位的转移。
正输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
电路板上器件CACK到控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[x:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步输入到该设备，并
开车出的数据通过Q
[x:0]
在单时钟模式下。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是
电阻ZQ与接地之间。另外，该引脚可以连接
直接到V
DD
，这使得最小阻抗模式。该引脚不能CON组
直接连VSS或悬空。
TDO引脚用于JTAG
TCK引脚用于JTAG
TDI引脚用于JTAG
TMS引脚用于JTAG
WPS
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
输入 -
同步
Q
[x:0]
输出 -
同步
RPS
输入 -
同步
C
输入时钟
C
输入时钟
K
输入时钟
K
ZQ
输入时钟
输入
TDO
TCK
TDI
TMS
产量
输入
输入
输入
文件编号： 38-05496修订版**
第21 4
初步
引脚德网络nitions
（续）
名字
NC/36M
GND/72M
NC/72M
GND/144M
GND/288M
V
REF
V
DD
V
SS
V
DDQ
NC
I / O
不适用
输入
不适用
输入
输入
输入 -
参考
电源
地
电源
不适用
描述
CY7C1305AV25
CY7C1307AV25
地址扩展为36M 。
此不连接到模具上。可以连接到任何
上CY7C1305AV25 / CY7C1307AV25电压电平。
地址扩展为72M 。
这应该是绑低的CY7C1305AV25 。
地址扩展为72M 。
这可以被连接到任何电压电平
CY7C1307AV25.
地址扩展为144M 。
这应该低上绑
CY7C1305AV25/CY7C1307AV25.
地址扩展为144M 。
这应与低电平CY7C1307AV25 。
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及AC测量点。
电源输入到设备的核心
地为设备
电源输入的设备的输出
未连接到模具上。
可连接到任何电压电平。
到Q
[17:0]
使用C作为输出定时基准。对
的C后续的上升沿下一个18位数据字被驱动
到Q
[17:0]
。这个过程继续，直到所有的四个18位的数据
话已经被赶出到Q
[17:0]
。所请求的数据
将是有效的，从所述输出时钟的上升沿2.5纳秒
（ C和C ， K和K在单时钟模式下， 167 MHz的
装置） 。为了维持内部的逻辑，每个读
访问必须被允许完成。每次读访问
由四个18位数据字和占用2个时钟周期来
完整的。因此，读访问的设备不能
开始的两个连续的K时钟的上升。的内在逻辑
该设备将忽略第二读取请求。读
访问可以每隔K时钟上升沿启动。干
所以将管道中的数据流，使得数据被转移出
上的输出时钟的每个上升沿的设备（℃和
C， K和K在单时钟模式下） 。
当读取端口被选中，则CY7C1305AV25会先
完成挂起的读事务。内部同步
电路会自动三个状态下的输出
正输出时钟（C ）的下一个上升沿。这将允许
用于设备之间的无缝转换，而不
在深度扩展内存插入等待状态。
写操作
写操作是通过断言WPS活跃在启动
正向输入时钟（ K）的上升沿。在K后跟
时钟的上升呈现给D中的数据
[17:0]
被锁存和存储
为提供BWS的低18位的写入数据寄存器
[1:0]
是
双方持有效的。就在随后的上升沿
负输入时钟（ K）提交到D的信息
[17:0]
is
也存储到数据寄存器提供BWS写
[1:0]
是
双方持有效的。这个过程持续1更
循环，直到数据的四个18位字（总共72位）的
存储在SRAM中。的72位数据被写入到
在指定的位置的存储器阵列。因此，写
存取不能在两个连续的启动装置
一个K时钟上升。该设备的内部逻辑将忽略
第二写入请求。写访问可以启动了
正时钟（ K）的所有其他上升沿。这样做会
管道中的数据流，使得18比特的数据可以是反式
ferred到设备上的输入时钟的每个上升沿
（ K和K） 。
第21 5
介绍
功能概述
该CY7C1305AV25 / CY7C1307AV25是同步的
配备有一个读端口和一个流水线突发SRAM的
写端口。读端口专用于读操作，
写端口是专门用于写操作。数据流入
通过写入端口并通过读取SRAM的
端口。这些设备复用的地址输入端，以
最大限度地减少所需的地址管脚的数目。通过让
独立的读写端口，该设备完全失去了
止数据的需要“掉头”的数据总线，并避免任何
可能的数据争用，从而简化了系统设计。
每个接入包括四个18位数据传输的情况下
CY7C1305AV25并在壳体4的36位的数据传输
CY7C1307AV25的，在两个时钟周期。
访问两个端口上的上升沿启动
正输入时钟（K） 。所有的同步输入时序为参考
从输入时钟（K和K）的上升沿的转制和
所有的输出定时是相对于输出的上升沿
时钟（ C和C ， K和K在单时钟模式下） 。
所有同步数据输入（D
[x:0]
）通过输入
通过对输入时钟的上升沿控制寄存器（ K和
K）。所有同步数据输出（Q
[x:0]
）通过输出
通过输出时钟的上升沿控制寄存器（C
和C ， K和K在单时钟模式下） 。
所有的同步控制（ RPS ， WPS ， BWS
[0:x]
）输入通
通过输入的上升沿控制输入寄存器
时钟（K和K） 。
CY7C1305AV25在下面的章节中描述。该
相同的基本描述适用于CY7C1307AV25 。
读操作
该CY7C1305AV25内部组织为4阵列
256K X 18的访问都是一阵四个完成
连续的18位数据字。读出操作是通过启动
主张RPS活跃的正输入端的上升沿
时钟（ K） 。提交地址输入地址存储
在读地址寄存器。下面接下来的K时钟上升沿
数据的对应最低阶18位的字被驱动
文件编号： 38-05496修订版**
QQ：2881677436 复制
