CY7C1303BV25
CY7C1306BV25
18兆位突发的2流水线SRAM与
QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟至有效访问时间
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
提供165球FBGA封装（ 13 ×15 ×1.4 MM）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
- JTAG接口
可变阻抗HSTL
功能说明
该CY7C1303BV25和CY7C1306BV25是2.5V
配备了QDR 架构设计师用手工同步SRAM的流水线
tecture 。 QDR体系结构由两个单独的端口，以
存取存储器阵列。读端口有专用的数据
输出来支持读操作，写端口有
专用的数据输入来支持写操作。访问
每个端口都通过一个共同的地址总线来实现的。
读地址被锁存在K时钟的上升沿
和写地址被锁存K时钟的上升沿。
QDR具有单独的数据输入和数据输出，完全
不再需要“掉头”所需的数据总线
常见的I / O设备。接入到CY7C1303BV25 /
CY7C1306BV25读写端口是完全
相互独立的。所有的访问都引发
同步地在正向输入时钟的上升沿
（K）。为了最大限度地提高数据吞吐量，同时读取和
写端口都配备了双数据速率（ DDR ）接口
面对。因此，数据可以被转移到在装置
两个输入时钟的每个上升沿（ K和K）和出
关于（C和C或K的输出时钟的每个上升沿设备
和K在单时钟模式下），从而最大限度地发挥
曼斯同时简化系统设计。每个地址位置
通过两个18位字（ CY7C1303BV25 ）或两个相关联的
36位字（ CY7C1306BV25 ），其依次响起或
从设备中。
深度扩展是通过一端口选择输入
每个端口。每个端口选择允许每个端口进行操作
独立。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1303BV25 - 1M ×18
CY7C1306BV25 - 512K ×36
赛普拉斯半导体公司
文件编号： 38-05627修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年4月3日
CY7C1303BV25
CY7C1306BV25
引脚配置
165球FBGA （ 13 ×15 ×1.4 MM）引脚
CY7C1303BV25 （ 1M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
VREF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
VDDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
1
NC
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
NC
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
A
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
GND / 72M
NC
Q7
NC
D6
NC
NC
VREF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
GND / 144M NC / 36M
CY7C1306BV25 （ 512K ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
Q27
D27
D28
Q29
Q30
D30
NC
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
VREF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
VDDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
2
BWS
3
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
BWS
1
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Q17
Q7
D15
D6
Q14
D13
VREF
Q4
D3
Q11
Q1
D9
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
GND / 288M NC / 72M
NC / 36M GND / 144M
文件编号： 38-05627修订版**
第19 3
CY7C1303BV25
CY7C1306BV25
引脚德网络nitions
名字
D
[x:0]
I / O
描述
输入 -
数据输入信号，在有效的写操作采样的K和K时钟的上升沿
同步
系统蒸发散。
CY7C1303BV25 - D
[17:0]
CY7C1306BV25 - D
[35:0]
输入 -
写端口选择，低电平有效。
采样在K时钟的上升沿。当持有效的，
启动同步写操作。拉高将取消写端口。取消写端口
会造成
[x:0]
被忽略。
WPS
输入 -
字节写选择0 ， 1 ， 2和3 - 低电平有效。
采样的K和K时钟的上升沿
BWS
0
， BWS
1
,
BWS
2
， BWS
3
在写操作期间同步。用于选择哪个字节中当前写入到器件
写操作的一部分。
CY7C1303BV25 - BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1306BV25 - BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
不写入的字节保持不变。取消选择一个字节写选择将导致相应的
数据的字节被忽略，并且不写入到器件中。
A
输入 -
地址输入。
在有源读操作采样K个时钟的上升沿和
同步日K对写操作的上升沿。这些地址输入复用于读
和写入操作。在内部，该设备被组织成1M ×18 （各为512K ×18 2阵列）
对于CY7C1303BV25和512K ×36 （每256K ×36 2数组） CY7C1306BV25 。因此，
只需要19个地址输入访问CY7C1303BV25的整个存储器阵列和
18个地址输入， CY7C1306BV25 。这些输入被忽略时，相应的端口
取消选择。
输出 -
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效
同步数据被赶出在了C和C时钟的上升沿时读操作或K和
K的单时钟模式下。当读取端口被取消，Q
[x:0]
是自动
三态。
CY7C1303BV25 - Q
[17:0]
CY7C1306BV25 - Q
[35:0]
输入 -
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。当
同步激活，启动读操作。拉高会导致读取端口被取消。当
取消，挂起的访问允许完成和输出驱动器自动
三态以下的K时钟的下一个上升沿。每次读访问由一阵
两个连续的18位或36位传送。
输入时钟
正向输入时钟的输出数据。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间
在板回控制器。详情参见应用实例。
负输入时钟的输出数据。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间
在板回控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入，
通过Q装置，并赶数据
[x:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
K被用于捕获同步输入到该设备，并以驱动
至Q列数据
[x:0]
在单时钟模式下。
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是一个电阻
ZQ与接地之间。另外，该引脚可直接连接到V
DDQ
，这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
TDO引脚用于JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
Q
[x:0]
RPS
C
C
输入时钟
K
输入时钟
K
ZQ
输入时钟
输入
TDO
TCK
TDI
TMS
产量
输入
输入
输入
文件编号： 38-05627修订版**
第19 4
CY7C1303BV25
CY7C1306BV25
引脚德网络nitions
（续）
名字
NC/36M
GND/72M
NC/72M
GND/144M
GND/288M
NC
V
REF
V
DD
V
SS
V
DDQ
I / O
不适用
输入
不适用
输入
输入
不适用
输入 -
参考
地
描述
地址扩展为36M 。
该管脚没有连接到所述模等，可以连接到任何
上CY7C1303BV25 / CY7C1306BV25电压电平。
地址扩展为72M 。
该引脚必须连接到GND上CY7C1303BV25 。
地址扩展为72M 。
该引脚可连接到CY7C1306BV25任何电压等级。
地址扩展为144M 。
该引脚必须连接到GND上
CY7C1303BV25/CY7C1306BV25.
地址扩展为288M 。
该引脚必须连接到GND上CY7C1306BV25 。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
静态输入用于设置HSTL输入和输出的参考电平
以及交流测量点。
地面的装置。
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
输出时序参考。上的后续的上升沿
C中的高位数据字被写入到Q
[17:0]
。该
请求的数据将是有效的2.5纳秒从的上升沿
输出时钟（ C和C ， K和K在单时钟模式下，
250 - MHz器件） 。
内部同步电路会自动三态
以下的正输出的下一个上升沿的输出
时钟（C） 。这将允许之间的无缝衔接
无需等待状态的深度插入的设备
扩充内存。
写操作
写操作是通过断言WPS活跃在启动
正向输入时钟（ K）的上升沿。在相同的K时钟
呈现上升到D的数据
[17:0]
被锁存并存储到
低18位的写入数据寄存器提供BWS
[1:0]
都
持有效的。在负的后续的上升沿
输入时钟（K）时，地址锁存和信息
提交到D
[17:0]
被存储在写数据寄存器
提供BWS
[1:0]
都置为有效。的36位数据
然后，在指定的写入到存储器阵列
位置。
取消选中时，写端口会忽略后，所有输入
挂起的写操作已经完成。
写字节操作
字节写操作都是由CY7C1303BV25支持。
如在写说明开始写操作
上面的操作部分。要写入的字节是阻止 -
通过BWS开采
0
和BWS
1
被采样与每个集
的18位数据字。主张相应的字节写
写入的数据部分中选择输入将允许数据
呈现给被锁存并写入到器件。
数据部分中拉高字节写选择输入
一个写允许的存储在设备中该字节中的数据
向保持不变。此功能可用于简化
读/修改/写操作字节写操作。
单时钟模式
该CY7C1303BV25可用于与单个时钟模式。在
这种模式下，设备将只识别对输入时钟
（K和K ），用于控制输入和输出寄存器。这
第19 5
介绍
功能概述
该CY7C1303BV25 / CY7C1306BV25是同步的
流水线突发SRAM配备有一个读端口和一个
写端口。读端口专用于读操作，
写端口是专门用于写操作。数据流入
通过写入端口并通过读取SRAM的
端口。这些设备复用的地址输入端，以
最大限度地减少所需的地址管脚的数目。通过让
独立的读写端口，这种架构完全
无需“掉头”的数据总线，并且避免
任何可能的数据争用，从而简化系统
设计。 38-05627Each访问由两个18位数据
转让在CY7C1303BV25的情况下，和两个36位数据
转移在CY7C1306BV25的情况下，在一个时钟周期。
访问两个端口上的上升沿启动
正输入时钟（K） 。所有的同步输入时序为参考
从输入时钟（K和K）的上升沿的转制和
所有输出时序参考的输出时钟上升沿
（ C和C或K和K在单时钟模式） 。
所有同步数据输入（D
[x:0]
）通过输入
由输入时钟的上升沿控制寄存器（K
和K） 。所有同步数据输出（Q
[x:0]
）通过
由输出的上升沿控制的输出寄存器
时钟（ C和C ， K和K在单时钟模式下） 。
所有的同步控制（ RPS ， WPS ， BWS
[x:0]
）输入通
通过输入的上升沿控制输入寄存器
时钟（K和K） 。
以下的说明中采取CY7C1303BV25作为
例子。相同的基本描述适用于
CY7C1306BV25.
读操作
该CY7C1303BV25内部组织为2阵列
512K X 18的访问都是突发的两个已完成
连续的18位数据字。读出操作是通过启动
主张RPS活跃的正输入端的上升沿
时钟（ K） 。的地址被锁存，在K的上升沿
时钟。下面接下来的K时钟上升沿对应的低
数据的第18位字写入到Q
[17:0]
使用C作为
文件编号： 38-05627修订版**
CY7C129*DV18/CY7C130*DV25
CY7C130*BV18/CY7C130*BV25/CY7C132*BV25
CY7C131 * BV18 / CY7C132 * BV18 / CY7C139 * BV18
CY7C191 * BV18 / CY7C141 * AV18 / CY7C142 * AV18 /
CY7C151 * V18 / CY7C152 * V18
勘误表修订： * C
2007年5月2日
RAM9 QDR -I / DDR -I / QDR - II / DDR- II勘误表
本文档介绍了DOFF问题QDRII / DDRII和输出缓冲器和JTAG的问题
QDRI / DDRI / QDRII / DDRII 。详细信息包括触发条件，可能的解决方法和硅修订的适用性。
本文件应该被用来比较各自的数据表中的设备完全描述的设备
功能。
请联系您当地的赛普拉斯销售代表的固定设备和其他问题的可用性。
受影响的设备
密度&修订
9MB - Ram9 （ 90纳米）
9MB - Ram9 （ 90纳米）
18MB - Ram9 （ 90纳米）
产品编号
CY7C130*DV25
CY7C129*DV18
CY7C130*BV18
CY7C130*BV25
CY7C132*BV25
CY7C131*BV18
CY7C132*BV18
CY7C139*BV18
CY7C191*BV18
CY7C141*AV18
CY7C142*AV18
CY7C151*V18
CY7C152*V18
架构
QDRI / DDRI
QDRII
QDRI / DDRI
18MB - Ram9 （ 90纳米）
QDRII / DDRII
36MB - Ram9 （ 90纳米）
72MB -Ram9 （ 90纳米）
表1中。
受影响的设备列表
QDRII / DDRII
QDRII / DDRII
产品状态
所有上述密度和修订都在样品以及批量生产。
QDR / DDR DOFF引脚，输出缓冲和JTAG问题勘误汇总
下表定义的问题，并针对这些影响了不同设备的修复状态。
项
问题
设备
修复状态
1.
DOFF引脚用于使能/禁止
abling内的DLL电路
SRAM 。要启用该DLL电路，
DOFF引脚必须由外部捆绑
HIGH 。在QDR - II / DDR- II器件
有内部下拉电阻
~5K
。外部上拉的值
电阻应为500
或更少
为了保证DLL被启用。
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR - II / DDR- II器件
此修复程序涉及拆除在 -
在ternal下拉电阻
DOFF引脚。此修复程序已im-
执行完成的全新改版
而现在可用。
赛普拉斯半导体公司
文件编号： 001-06217修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修改后： - 2007年5月2日
项
问题
设备
修复状态
2.
O / P缓冲区进入锁定unde-
罚款的状态后控制或时钟
悬空。不正确的读/写
访问可以在设备上进行
直到一个空读被执行。
在JTAG的EXTEST功能
当输入一个K时钟是浮动的测试失败
在JTAG模式。
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR -I / DDR -I /
QDR - II / DDR- II器件
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR -I / DDR -I /
QDR - II / DDR- II器件
此修复程序已实施的
新版本，现在可用
能。
3.
此修复程序涉及绕开ZQ
电路， JTAG模式。这是
通过覆盖ZQ circuit-完成
Ry的由JTAG信号。此修复程序有
在新的重新实施
愿景和现在可用。
表2.问题定义和修复状态不同的设备
1. DOFF引脚问题
问题定义
这个问题涉及的DLL不能接通正常，如果一个大电阻时（例如： -10K
）作为一个外部上拉
电阻器以启用该DLL。如果一个10K
或更高的上拉电阻在外部使用时，上DOFF的电压不
高到足以使DLL。
受影响的参数
该设备的功能将受到影响，因为DLL的是不是正确接通。当DLL
启用后，所有的AC和DC参数上的数据表得到满足。
触发条件（S ）
拥有一个10K
以上外接上拉电阻禁用DOFF引脚。
范围的影响
此问题会改变QDRII / DDRII设备的正常功能，当DLL被禁用。
发行说明的
图1
示出了DOFF引脚电路，其内部5K
内部电阻。计划中的解决办法是禁用
内部5K
泄密者。
图1. DOFF引脚与5K
内部电阻
替代方法
文件编号： 001-06217修订版* C
第2页8
解决方法是有外部上拉电阻的DOFF引脚低的值（推荐值是
<500
） 。当DOFF销从多个QDR装置通过相同的上拉电阻器上连接
电路板时，建议这DOFF引脚直接连接到Vdd由于较低的有效
由于"leakers"电阻是并联的。
图2
显示建议的解决方法和计划的修正。
图2.建议的解决方法与500
外部上拉
修复状态
费克斯涉及取消对DOFF引脚内部下拉电阻。此修复程序已在实施
现已全新改版和。新修订的现有版本的增量。以下
表中列出了受影响的设备，目前的修订和修复后的新版本。
当前版本
CY7C129*DV18
CY7C131*BV18
CY7C132*BV18
CY7C139*BV18
CY7C191*BV18
CY7C141*AV18
CY7C142*AV18
CY7C151*V18
CY7C152*V18
表3.受影响的设备列表和新的修改过程
修复后的新版本
CY7C129*EV18
CY7C131*CV18
CY7C132*CV18
CY7C139*CV18
CY7C191*CV18
CY7C141*BV18
CY7C142*BV18
CY7C151*AV18
CY7C152*AV18
2.输出缓冲期
赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为
用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其
产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的
产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。
问题定义
这个问题涉及进入了一个身份不明的状态下的输出缓冲器，当输入信号（仅控制信号
或时钟）复位后开机内存控制器或初始化期间是浮动的。
受影响的参数
没有定时参数都受影响。该装置可驱动该输出端，即使在读操作是不
启用。一个虚拟执行读操作时要消除这种情况。
触发条件（S ）
输入信号（即RPS ＃的QDR -I / QDRII ， WE＃和DDR -I / DDRII LD ＃ ）或时钟（K / K ＃和/或C / C ＃ ）
复位后开机内存控制器或初始化期间是浮动的。
范围的影响
这个问题将危及任何数量的写入或读取其采取的控制或时钟发生后留下
浮动。这可以在SRAM的访问发生在任何地方（从存储设备的功率达一路
跃迁发生用于读/写访问的存储装置） ，如果在上述的触发条件被满足。
发行说明的
科幻gure 3
显示输出寄存器复位电路的SR锁存器盘旋。此闩锁有两个输入端与一个
他们的一些逻辑受时钟和RPS ＃ （ QDR ）或WE＃和LD ＃ （ DDR ）。该问题未来
当时钟毛刺/与对照浮动切换发生。这将导致SR锁存器必须考虑到
一个身份不明的状态。 SR锁存器将需要由一个虚设的读操作被复位，如果发生这种情况。
SR锁存器
图3.输出寄存器复位电路
替代方法
这是可行的只有如果客户有复位存储器或初始化期间满足触发条件
上电后控制器。为了解决方法正确执行，赛普拉斯建议插入
最低16的“假”来写任何先前读操作到主板上的每个SRAM器件
有意义的数据到SRAM 。这一个“虚拟”读操作后，设备将正确执行。
“虚拟” READ被定义为一读操作到不意味着以检索所需的数据的设备。该
“虚拟” READ可以在SRAM中的任何地址的位置。请参阅
图4
对于虚拟读取implemen-
塔季翁。
文件编号： 001-06217修订版* C
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在多个静态存储器具有多个RPS ＃线被用于系统中，一个伪读操作将必须是
在董事会上的每SRAM进行。下面是活动的，可以进行，例如，序列
有效的访问之前，可以在SRAM中进行。
1 ）初始化内存控制器
2）断言的RPS ＃低对每个存储器装置的
注意：
用于与×9总线配置的所有设备，以下序列需要被执行的：
1 ）对于72M / 36M / 18M X9设备分别驱动地址引脚A2 / A10 / A3低，执行假
读取。
2 ）对于72M / 36M / 18M X9设备驱动地址引脚A2 / A10 / A3高分别进行假
读取。
如果客户在正常使用的内存满足触发条件，那么有没有解决方法
这一点。
K
/K
QDRII操作
/ RPS
地址
A
DATAOUT （ Q）
C
Q（ A）
E
Q(A+1)
Q（ C）
Q(C+1)
G
Q（ E）
Q(E+1)
WE＃
地址
DATAOUT （ Q）
假读
DDRII操作
A
C
DQ （ A）
E
DQ
(A+1)
DQ （ C）
DQ
(C+1)
G
DQ
DQ （ E）
(E+1)
图4.虚拟读取执行
修复状态
此修复程序已实施的新修订版，现在可。新改版的增量
现有的版本。请参照表4为受影响的设备的列表，当前版本和新
修复后的版本。
3. JTAG模式问题
问题定义
如果输入时钟（K时钟）悬空时，该设备是在JTAG模式，杂散的高频噪声
这个输入可以由设备为有效的时钟进行解释。这可能会导致阻抗匹配电路
（ ZQ ）的QDR / DDR设备的定期加载本身不正确的值。在这些不正确的值
ZQ寄存器可以强制输出为高阻状态。该ZQ电路至少需要1000有效
一个K时钟周期来驱动高阻抗输出到低阻抗水平。
受影响的参数
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