PREMILINARY
CY7C1302DV25
两个流水线SRAM的9 - Mbit的突发
与QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟至有效访问时间
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11 ×15矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
- JTAG接口
功能说明
该CY7C1302DV25是2.5V同步SRAM流水线
配备了QDR 架构。 QDR架构由
两个单独的端口，以存取存储器阵列。在读
端口有专用的数据输出来支持读操作
和写端口有专用的数据输入来支持写
操作。访问每个端口通过完成
常见的地址总线。读出的地址被锁存的
K个时钟和写地址的上升沿被锁存
K时钟的上升沿。 QDR具有单独的数据输入和
数据输出完全消除需要“掉头”
所需的数据总线与通用I / O设备。存取
在CY7C1302DV25读写端口是完全
相互独立的。所有的访问都引发
同步地在正向输入时钟的上升沿
（K）。为了最大限度地提高数据吞吐量，同时读取和
写端口都配备了DDR接口。因此，数据
可以被转移到装置上两者的每个上升沿
输入时钟（K和K ），并从该装置上的每个上升沿
在输出时钟的上升沿（ C和C ， K和K在一个单一的时钟
域），从而最大限度地提高性能，同时简化
系统设计。每个地址位置与两个相关联的
18位字的脉冲串顺序地进入或离开该装置的。
深度扩展是通过一端口选择输入
每个端口。每个端口选择允许每个端口进行操作
独立。 38-05625
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1302DV25 - 512K ×18
逻辑框图（
CY7C1302DV25
)
D
[17:0]
18
写
数据寄存器
写添加。解码
写
数据寄存器
阅读添加。解码
A
(17:0)
18
地址
注册
地址
注册
18
A
(17:0)
K
K
256Kx18
内存
ARRAY
256Kx18
内存
ARRAY
CLK
将军
控制
逻辑
RPS
C
C
读取数据寄存器。
36
VREF
WPS
BWS
0
BWS
1
控制
逻辑
18
注册。
18
注册。
18
注册。 18
18
Q
[17:0]
赛普拉斯半导体公司
文件编号： 38-05625牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月29日
PREMILINARY
选购指南
CY7C1302DV25
-167
最大工作频率
最大工作电流
167
待定
CY7C1302DV25
-133
133
待定
CY7C1302DV25
CY7C1302DV25
-100
100
待定
单位
兆赫
mA
引脚配置， CY7C1302DV25 （顶视图）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
VREF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
VDDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
1
NC
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
NC
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
NC
Q7
NC
D6
NC
NC
VREF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
GND / 144M NC / 36M
NC / GND 18M / 72M
引脚德网络nitions
名字
D
[17:0]
WPS
I / O
输入 -
同步
输入 -
同步
输入 -
同步
描述
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
写端口选择，低电平有效。
采样在K时钟的上升沿。当断言
主动，开始写操作。拉高将取消写端口。取消选择
写端口会引起
[17:0]
被忽略。
字节写选择0 ， 1 ，低电平有效。
采样的K和K时钟在上升边缘
写操作。用于选择哪个字节的当前部分写入设备
的写操作。不写入的字节保持不变。
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不写入到器件中。
地址输入。
采样在K （读地址）和K的上升沿（写地址）
时钟为主动读取和写入操作。这些地址输入复用于读
和写入操作。在内部，该设备被组织成512K ×18 （2阵列的每个256K X
18 ） 。当相应的端口被取消，这些输入将被忽略。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效
数据被赶出在了C和C时钟的上升沿时读操作或K和
K的单时钟模式下。当读取端口被取消，Q
[17:0]
是自动
三态。
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。当
主动，开始读操作。拉高会导致读取端口被取消。当
取消，挂起的访问允许完成和输出驱动器自动
三态下了C时钟的下一个上升沿。每次读访问由一阵
两个连续的传输。
正输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板回控制器。详情参见应用实例。
第18页2
BWS
0
， BWS
1
A
输入 -
同步
Q
[17:0]
输出 -
同步
RPS
输入 -
同步
C
输入 -
时钟
文件编号： 38-05625牧师**
PREMILINARY
引脚德网络nitions
（续）
名字
C
I / O
输入时钟
描述
CY7C1302DV25
负输出时钟输入。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜中的各个设备的飞行时间
板CACK到控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入，
通过Q装置，并赶数据
[17:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
K被用于捕获同步的输入被提交给
通过Q装置，并赶数据
[17:0]
在单时钟模式下。
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 Q
[17:0]
输出阻抗设置为0.2× RQ其中，RQ是一个电阻
ZQ与接地之间。另外，该引脚可直接连接到V
DD
，这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
地址扩展为18M 。
这是不连接到所述模等，可以连接到任何电压
的水平。
地址扩展为36M 。
这是不连接到所述模等，可以连接到任何电压
的水平。
地址扩展为72M 。
这必须接低电平。
地址扩展为144M 。
这必须接低电平。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
用于设置HSTL输入的基准电平的静态输入和
输出以及交流测量点。
地面的装置。
K
输入时钟
K
ZQ
输入时钟
输入
TDO
TCK
TDI
TMS
NC/18M
NC/36M
GND/72M
GND/144M
NC
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
不适用
不适用
输入
输入
不适用
输入 -
参考
地
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
所有的同步控制（ RPS ， WPS ， BWS
[1:0]
）输入通
通过输入的上升沿控制输入寄存器
时钟（K和K） 。
读操作
该CY7C1302DV25内部组织为2阵列
256K X 18的访问都是突发的两个已完成
连续的18位数据字。读出操作是通过启动
主张RPS活跃的正输入端的上升沿
时钟（ K） 。的地址被锁存，在K的上升沿
时钟。下面接下来的K时钟上升沿对应的低
数据的第18位字写入到Q
[17:0]
使用C作为
输出时序参考。上的后续的上升沿
C中的高位数据字被写入到Q
[17:0]
。该
请求的数据将是有效的2.5纳秒从的上升沿
输出时钟（ C和C ， K和K在单时钟模式下，
167 -MHz的设备）。
内部同步电路会自动三态
以下的正输出的下一个上升沿的输出
时钟（C） 。这将允许之间的无缝衔接
无需等待状态的深度插入的设备
扩充内存。
介绍
功能概述
该CY7C1302DV25是一个同步流水线突发SRAM
配备有一个读端口和一个写端口。在读
端口专用于读操作，写端口是
专用于写操作。数据流入的SRAM
通过写入端口和通过所述读端口。这些
设备复用的地址输入端，以最小化
所需的地址引脚数量。通过具有独立的读
和写端口， QDR -Ⅰ完全消除了需要
“掉头”的数据总线，并且避免任何可能的数据
争，从而简化了系统设计。 38-05625
访问两个端口上的上升沿启动
正输入时钟（K） 。所有的同步输入时序为参考
从输入时钟（K和K）的上升沿的转制和
所有的输出定时是相对于输出时钟（C和C ，
K和K在单时钟模式下） 。
所有同步数据输入（D
[17:0]
）通过输入
寄存器通过输入时钟（ K和K）控制的。所有
同步数据输出（Q
[17:0]
）通过输出
通过输出时钟的上升沿控制寄存器（C
和C ， K和K在单时钟模式下） 。
文件编号： 38-05625牧师**
第18页3
PREMILINARY
写操作
写操作是通过断言WPS活跃在启动
正向输入时钟（ K）的上升沿。在相同的K时钟
呈现上升到D的数据
[17:0]
被锁存到低18位
写数据寄存器提供BWS
[1:0]
都断言
活跃的。上的负输入端的后续的上升沿
时钟（K）时，地址锁存和信息呈现
到D
[17:0]
被存储到提供的写数据寄存器
BWS
[1:0]
都置为有效。 36位数据的话
写入到指定位置的存储器阵列。
取消选中时，写端口会忽略后，所有输入
挂起的写操作已经完成。
写字节操作
字节写操作都是由CY7C1302DV25支持。
如在写说明开始写操作
上面的操作部分。要写入的字节是阻止 -
通过BWS开采
0
和BWS
1
被采样与每个集
的18位数据字。主张相应的字节写
写入的数据部分中选择输入将允许数据
呈现给被锁存并写入到器件。
数据部分中拉高字节写选择输入
一个写允许的存储在设备中该字节中的数据
向保持不变。此功能可用于简化
读/修改/写操作字节写操作。
38-05625
单时钟模式
该CY7C1302DV25可用于与单个时钟模式。
在这种模式下，设备将识别仅在一对输入的
时钟（K和K ），用于控制输入和输出
寄存器。这种操作是相同的操作，如果
装置有K / K和C / C时钟之间的零偏移。所有
定时参数保持在该模式是相同的。要使用此
CY7C1302DV25
操作模式，用户必须配合C和C高的
电up.This功能是一个带选项，而不是可变的
在设备的操作。
并发事务
在CY7C1302DV25的读写端口操作
完全彼此独立的。由于每个端口
锁存地址输入不同的时钟沿，用户
可以读取或写入的任何位置，无论是反式的
另一端口上的动作。此外，读取和写入可以启动
在同一个时钟周期。如果端口访问相同的位置
同时，对SRAM将提供最新Infor公司
息与指定地址的位置相关联。这
包括从写周期转发数据已启动
在以往的K时钟上升沿。
深度扩展
该CY7C1302DV25具有端口选择输入的每个端口。
这允许容易深度扩展。这两个港口都选择
采样正向输入时钟只（ K）的上升沿。
每个端口选择输入即可取消指定的端口。
取消选择一个端口将不会影响其它端口。所有待处理
交易（读取和写入）之前将完成
设备被取消。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ之间
引脚上的SRAM和V
SS
以允许的SRAM调整其
输出驱动器阻抗。 RQ的值必须在5倍
由SRAM中，该控制的目标线路阻抗的值
RQ允许的范围内，以保证与阻抗匹配
的±15 ％的公差是175Ω和350Ω之间
,
随着V
DDQ
= 1.5V 。的输出阻抗被调整每1024个周期来
考虑在电源电压和温度漂移。
应用实例
[1]
注意：
1.上述应用表明4 QDR -我所用。
文件编号： 38-05625牧师**
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PREMILINARY
真值表
[2, 3, 4, 5, 6, 7]
手术
写周期：
日K时钟的上升沿加载地址;输入写
在K和K上升沿数据。
读周期：
日K时钟的上升沿加载地址;等待一
周期;读取连续2个C和C上升沿数据。
NOP ：空操作
待机：停止的时钟
K
L-H
RPS
X
WPS
L
CY7C1302DV25
DQ
D(A+0)at
K（ T）
↑
Q（ A + 0 ）在
C(t+1)↑
D- X
Q =高阻
前
状态
DQ
D（ A + 1）
K（ T）
↑
Q（ A + 1）
C(t+1)
↑
D- X
Q =高阻
前
状态
L-H
L
X
L-H
停止
H
X
H
X
写周期说明
[2,8]
BWS
0
L
L
L
L
H
H
H
H
BWS
1
L
L
H
H
L
L
H
H
K
L-H
–
L-H
–
L-H
–
L-H
–
K
–
L-H
–
L-H
–
L-H
–
L-H
评论
在写过程的数据部分，两个字节（D
[17:0]
）被写入到器件中。
在写过程的数据部分，两个字节（D
[17:0]
）被写入到器件中。
在写序列中，只有低字节的数据部分（D
[8:0]
）被写入到
装置。
[17:9]
保持不变。
在写序列中，只有低字节的数据部分（D
[8:0]
）被写入到
装置。
[17:9]
保持不变。
在写顺序中，只有一个字节的数据部分（D
[17:9]
）被写入到器件中。
D
[8:0]
保持不变。
在写顺序中，只有一个字节的数据部分（D
[17:9]
）被写入到器件中。
D
[8:0]
保持不变。
不会有任何数据写入操作的这一部分写入设备。
不会有任何数据写入操作的这一部分写入设备。
注意事项：
2， X =无关， H =逻辑高电平，L =逻辑低电平，
↑
代表上升沿。
3.设备将开机了取消和输出的三态状态。
4， “A ”表示该设备锁定时启动数据地址的位置。 A + 0 ， A + 1表示在突发地址序列。
5. “ t”表示在其开始读/写操作的周期。吨+ 1是第一个时钟周期后续的“t”的时钟周期。
6.数据输入被登记在K和K上升沿。数据输出交付的C和C上升沿，除了在单时钟模式下。
7.建议，K = K和C = C时，时钟停止。这不是必须的，但可以实现最快的重启通过克服传输线充电
对称。 38-05625
8.假设一个写周期是每写端口周期说明真值表启动。 BWS
0
， BWS
1
可以改变上的一写周期的不同部分，只要
作为设置和保持要求的实现。 38-05625
文件编号： 38-05625牧师**
第18页5
QQ：2880707522 复制
