297A
CY7C1297A/
GVT7164B18
64K X 18同步突发SRAM
特点
快速存取时间：9和10纳秒
快速的时钟速度： 66和50兆赫
提供高性能2-1-1-1接入速率
快速OE访问时间：5和6纳秒
单+ 3.3V -5 ％到+ 10 ％电源
除了I / O的5V容限输入
钳位二极管V
SSQ
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
针对便携式应用自动断电
高密度，高速包
低电容总线负载
额定存取时间高30 pF的输出驱动能力
该CY7C1297A / GVT7164B18 SRAM集成65536 × 18
SRAM单元有先进同步外围电路
和一个2位计数器，对内部突发操作。所有
同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入
包括
所有
地址
所有
数据
输入，
地址流水线芯片使能（ CE ） ，深度扩展芯片
启用（ CE2和CE2 ） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ WEL ， WEH和BWE ）和全球
写（ GW ） 。
异步输入包括输出使能（ OE ） ，突发
控制模式（ MODE ）和休眠模式控制（ ZZ ） 。该
数据输出（ DQ ） ，通过OE启用，也是异步的。
地址和芯片使注册的任
地址状态处理器（ ADSP ）或地址状态
控制器（ ADSC ）输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销（ ADV ） 。
地址，数据输入和读取控件注册
片上启动自定时写周期。写周期可
一个或两个字节宽，读出控制输入控制。
个别字节使能允许写入单个字节。
WEL控制DQ1 - DQ8和DQP1 。 WEH控制
DQ9 - DQ16和DQP2 。 WEL和WEH可以活动只
BWE为低。 GW是低会导致所有的字节是
写的。
该CY7C1297A / GVT7164B18从+ 3.3V电源工作
供应量。所有的输入和输出为TTL兼容。该装置
非常适合486 ，奔腾， 680 ×640和PowerPC
受益于广泛的同步系统和系统
数据总线。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的
双层多晶硅双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1297A-66
7164B18-9
最大访问时间
最大工作电流
最大的CMOS待机电流
9.0
240
2
7C1297A-50
7164B18-10
10.0
240
2
7C1297A1-50
7164B18-12
10.0
240
2
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05204修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2003年1月19日
CY7C1297A/
GVT7164B18
功能框图， 64Kx18
[1]
高字节
写
WEH ＃
BWE ＃
CLK
D
Q
低字节
写
WEL ＃
GW ＃
CE＃
CE2
CE2#
ZZ
OE ＃
ADSP ＃
掉电逻辑
D
Q
罗字节写
喜字节写
输出缓冲器
启用
D
Q
输入
注册
A15-A2
ADSC ＃
地址
注册
128K ×9× 2
SRAM阵列
CLR
ADV ＃
A1-A0
模式
二进制
计数器
逻辑
DQ1-DQ16
DQP1
DQP2
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05204修订版**
分页： 13 2
CY7C1297A/
GVT7164B18
引脚配置
100引脚TQFP
顶视图
A6
A7
CE
CE2
NC
NC
WEH
WEL
CE2
V
CC
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
NC
NC
NC
V
CCQ
V
SSQ
NC
NC
DQ9
DQ10
V
SSQ
V
CCQ
DQ11
DQ12
NC
V
CC
NC
V
SS
DQ13
DQ14
V
CCQ
V
SSQ
DQ15
DQ16
DQP2
NC
V
SSQ
V
CCQ
NC
NC
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1297A/GVT7164B18
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A10
NC
NC
V
CCQ
V
SSQ
NC
DQP1
DQ8
DQ7
V
SSQ
V
CCQ
DQ6
DQ5
V
SS
NC
V
CC
ZZ
DQ4
DQ3
V
CCQ
V
SSQ
DQ2
DQ1
NC
NC
V
SSQ
V
CCQ
NC
NC
NC
引脚说明
QFP引脚
37, 36, 35, 34, 33,
32, 100, 99, 82, 81,
80, 48, 47, 46, 45,
44
93, 94
引脚名称
A0–A16
TYPE
描述
输入 -
地址：
这些输入被登记，并且必须满足设置和保持
围绕CLK的上升沿同步倍。突发计数器产生内部
爆在与A0和A1 ，相关地址和等待周期。
输入 -
字节写使能：
读字节使能为低表示写周期和高
同步的读周期。 WEL控制DQ1 - DQ8和DQP1 。 WEH控制
DQ9 - DQ16和DQP2 。数据I / O为高阻抗，如果其中任一输入
低，由BWE LOW条件。
输入 -
写使能：
此低电平输入门字节的读操作和必须
同步符合设置和保持周围CLK的上升沿时间。
输入 -
全局写：
此低电平输入允许一个完整的18位写入发生
在BWE和文线同步独立，必须满足的建立和保持
围绕CLK的上升沿时间。
输入 -
时钟：
这个信号寄存器中的地址，数据，芯片使能，写控制
在其上升沿同步和突发控制输入。所有同步输入必须满足
建立时间和保持时间全天候的上升沿。
输入 -
CHIP ENABLE ：
这个低电平输入，用来使能设备和栅
同步ADSP 。
输入 -
CHIP ENABLE ：
这个低电平输入，用来使能的设备。
同步
输入 -
CHIP ENABLE ：
此高电平输入，用来使能的设备。
同步
第13 3
WEL ， WEH
87
88
BWE
GW
89
CLK
98
92
97
CE
CE2
CE2
文件编号： 38-05204修订版**
模式
A5
A4
A3
A2
A1
A0
NC
NC
V
SS
V
CC
NC
NC
A15
A14
A13
A12
A11
NC
NC
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
CY7C1297A/
GVT7164B18
引脚说明
（续）
QFP引脚
86
83
引脚名称
OE
ADV
TYPE
输入
描述
OUTPUT ENABLE ：
此低电平有效的异步输入使能数据
输出驱动器。
输入 -
地址前进：
这个低电平有效的输入，用于控制所述内部
同步突发计数器。在这个引脚上产生等待周期（无地址
提前） 。
输入 -
地址状态处理器：
这种积极的低投入，以及CE是
同步低，导致新的外部地址进行注册，一个读周期
使用新的地址发起的。
输入 -
地址状态控制器：
此低电平输入，使器件能够
同步取消或连同新的外部地址选择要登记。一
读或写周期，这取决于写控制输入启动。
输入 -
STATIC
模式：
该输入选择突发序列。的低电平引脚选择
线性突发。数控或HIGH在这个引脚选择交错突发。
84
ADSP
85
ADSC
31
64
模式
ZZ
输入 -
贪睡：
此高电平输入将器件置于低功耗
异步待机模式。正常工作时，这个输入，必须为低电平或NC
（无连接） 。
输入/
产量
输入/
产量
供应
地
I / O电源
I / O接地
–
数据输入/输出：
低字节是DQ1 - DQ8 。高字节是DQ9 - DQ16 。
输入数据必须满足建立和保持周围CLK的上升沿时间。
奇偶校验输入/输出：
DQP1是奇偶校验位DQ1 - DQ8和DQP2是平价
位DQ9 - DQ16 。
电源：
+ 3.3V -5 ％到+ 10 ％
地面：
GND 。
输出缓冲器供应：
2.375至3.6V
输出缓冲地：
GND
无连接：
这些信号没有内部连接。
58 ， 59 ， 62 ， 63 ， 68 ， DQ1 - DQ16
69, 72, 73, 8, 9, 12,
13, 18, 19, 22, 23
74, 24
15, 41, 65, 91
14, 17, 40, 67, 90
4, 11, 20, 27, 54, 61,
70, 77
5, 10, 21, 26, 55, 60,
71, 76
1–3, 6, 7, 14, 16, 25,
28–30, 38, 39, 42,
43, 49–53, 56, 57,
66, 75, 78, 79, 80,
95, 96
DQP1,
DQP2
V
CC
V
SS
V
CCQ
V
SSQ
NC
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
文件编号： 38-05204修订版**
第13 4
CY7C1297A/
GVT7164B18
真值表
[2, 3, 4, 5, 6, 7, 8]
手术
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2 CE2 ADSP
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
ADSC
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
写
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
OE
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
CLK
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
部分真值表进行读/写
功能
读
读
写一个字节
写的所有字节
写的所有字节
GW
H
H
H
H
L
BWE
H
L
L
L
X
WEH
X
H
L
L
X
WEL
X
H
H
L
X
注意事项：
2， X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。写= L手段[ BWE + WEL * WEH ] * GW等于低。写= H手段
[ BWE + WEL * WEH ] * GW等于高。
3.使WEL写DQ1 - DQ8和DQP1 。 WEH能写DQ9 - DQ16和DQP2 。
4.除OE所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.暂停爆裂产生等待周期。
6.对于下面的读操作的写操作中，输入数据所需的建立时间加上高阻时间为参考和保持高电平之前的OE必须为高电平
整个输入数据保持时间。
7.此设备包含的电路，以确保输出将在高阻电期间。
8. ADSP LOW随着芯片被选中始终启动一个读周期，在CLK的L-H的边缘。写周期可以通过设置写低位的执行
随后的等待周期的CLK L-H边缘。请参阅写时序图进行澄清。
文件编号： 38-05204修订版**
第13个5
QQ：2881677436 复制
