CY7C1292DV18
CY7C1294DV18
9兆位QDR- II SRAM的2字
突发架构
特点
单独的独立读写数据端口
- 支持并发事务
250 - MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据在500MHz转移） @ 250兆赫
两个输入时钟（ K和K ）用于精确DDR定时
- SRAM仅使用上升沿
功能说明
该CY7C1292DV18和CY7C1294DV18是1.8V
同步SRAM的流水线，配备了QDR -II
架构。 QDR -II结构由两个单独的
端口，以存取存储器阵列。读端口都有
专用的数据输出来支持读操作，
写端口则有专用的数据输入来支持写操作
系统蒸发散。 QDR -II架构具有独立的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。访问每个
端口是通过一个共同的地址总线来实现的。该
读地址被锁存K个时钟的上升沿和
写地址被锁存K个时钟的上升沿。
访问的QDR -II读写端口是完全
相互独立的。为了最大限度地提高数据
吞吐量，读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
具有两个18位字（ CY7C1292DV18 ）或36位相关
字（ CY7C1294DV18 ），其依次爆裂进入或退出
该设备。由于数据可以被转移进和移出的
在两个输入时钟的每个上升沿（ K和K及设备
C和C ） ，内存带宽，同时简化最大化
系统设计通过消除总线“关变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供×18和×36配置
完整的数据一致性，提供最新的数据
=核心V
DD
= 1.8V （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
提供165球FBGA封装（ 13 ×15 ×1.4 MM）
提供的两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
CON连接gurations
CY7C1292DV18 - 512K ×18
CY7C1294DV18 - 256K ×36
选购指南
250兆赫
最大工作频率
最大工作电流
250
600
200兆赫
200
550
167兆赫
167
500
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-00350修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的二○○六年七月二十零日
[+ ]反馈
CY7C1292DV18
CY7C1294DV18
销刀豆网络gurations
165球FBGA （ 13 ×15 ×1.4 MM）引脚
CY7C1292DV18 （ 512K ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
NC/18M
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 144M NC / 36M
CY7C1294DV18 （ 256K ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC/18M
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
10
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
NC / 288M NC / 72M
NC / NC 36M / 144M
D17
Q17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
文件编号： 001-00350修订版**
第23页3
[+ ]反馈
CY7C1292DV18
CY7C1294DV18
引脚德网络nitions
引脚名称
D
[x:0]
I / O
引脚说明
输入 -
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
同步
操作。
CY7C1292DV18 - D
[17:0]
CY7C1294DV18 - D
[35:0]
输入 -
写端口选择，低电平有效。
采样在K时钟的上升沿。当断言
同步激活，开始写操作。拉高将取消写端口。取消选择
写端口会引起
[x:0]
被忽略。
输入 -
字节写选择0 ， 1 ， 2和3
低电平有效。
采样的K和K时钟的上升沿
在写操作期间同步。用于选择哪个字节中当前写入到器件
的写操作部。不写入的字节保持不变。
CY7C1292DV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
.
CY7C1294DV18
BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和
BWS
3
控件D
[35:27].
所有的字节写选择采样的相同沿的数据。取消选择一个字节写
选择将导致数据的相应字节被忽略并且不写入到器件中。
输入 -
地址输入。
采样在K （读地址）和K的上升沿（写地址）
在有效的读写操作同步时钟。这些地址输入复用于
读取和写入操作。在内部，该设备被组织成512K ×18 （各为2的数组
256K ×18 ），用于CY7C1292DV18和256K ×36 （2阵列的每一个128K ×36 ），用于CY7C1294DV18 。
因此18个地址输入， CY7C1292DV18和17个地址输入的CY7C1294DV18 。
当相应的端口被取消，这些输入将被忽略。
输出 -
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效
同步数据被赶出在了C和C时钟的上升沿时读操作或K
和K在单时钟模式下。当读取端口被取消，Q
[x:0]
是自动
三态的。
CY7C1292DV18
Q
[17:0]
CY7C1294DV18
Q
[35:0]
输入 -
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。当
同步激活，启动读操作。拉高会导致读取端口被取消。
如果取消，待定的访问被允许完成和输出驱动器
自动三态下了C时钟的下一个上升沿。每次读访问由
一个突发的两个连续的传输。
输入时钟
正向输入时钟的输出数据。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间
在板回控制器。详情参见应用实例。
负输入时钟的输出数据。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间
在板回控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入，
通过Q装置，并赶数据
[x:0]
在单时钟模式下。所有的访问都引发
关于K的上升沿
负输入时钟输入。
的K上升沿用于捕获同步的输入是
通过Q提供给该装置，并驱出数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
输入时钟为QDR-II的输出数据（C）。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步到
输入时钟为QDR-II的输出数据（C）。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
输出阻抗匹配输入。
此输入用于调整器件输出至系统
数据总线阻抗。 CQ ，CQ，和Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是
电阻ZQ与接地之间。另外，该引脚可直接连接到
V
DDQ
，这使得最小阻抗模式。此引脚不能直接连接到
GND或悬空。
WPS
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
Q
[x:0]
RPS
C
C
输入时钟
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
ZQ
输入
文件编号： 001-00350修订版**
第23页4
[+ ]反馈
CY7C1292DV18
CY7C1294DV18
引脚德网络nitions
（续）
引脚名称
DOFF
TDO
TCK
TDI
TMS
NC
NC/18M
NC/36M
NC/72M
NC/144M
NC/288M
V
REF
V
DD
V
SS
V
DDQ
I / O
输入
产量
输入
输入
输入
不适用
不适用
不适用
不适用
不适用
不适用
输入 -
参考
地
引脚说明
DLL关闭，低电平有效。
此引脚连接到地将关闭该DLL在设备里。
在DLL中的定时关闭操作将与本数据表中列出的不同。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
用于设置HSTL输入的基准电平的静态输入和
输出以及交流测量点。
地面的装置。
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
读操作
该CY7C1292DV18内部组织为2阵列
256K X 18的访问都是突发的两个已完成
连续的18位数据字。读出操作是通过启动
主张RPS活跃的正输入端的上升沿
时钟（ K） 。的地址被锁存，在K的上升沿
时钟。呈现给地址输入端的地址被存储在
的读出地址寄存器中。下面接下来的K时钟上升沿的
对应的最低阶18位的数据字被驱动到
在Q
[17:0]
使用C作为输出定时基准。对
的C后续的上升沿，下一个18位数据字是
到Q
[17:0]
。所请求的数据将是有效0.45
在输出时钟的上升沿纳秒（C和C或K和
K的单时钟模式下） 。
内部同步电路会自动三态
下面的输出时钟的下一个上升沿输出
（ C / C ） 。这将允许之间的无缝衔接
无需等待状态的深度插入的设备
扩充内存。
写操作
写操作是通过断言WPS活跃在启动
正向输入时钟（ K）的上升沿。上相同的K
时钟上升沿，数据提交到D
[17:0]
被锁存和存储
为提供BWS的低18位的写入数据寄存器
[1:0]
是
双方持有效的。就在随后的上升沿
负输入时钟（K ） ，地址被锁存， Infor公司
息呈现到D
[17:0]
被存储在写数据
注册提供BWS
[1:0]
都置为有效。 36
数据的比特随后被写入在所述存储器阵列
指定的位置。取消选中时，写端口会忽略
挂起的写操作后，所有输入过
完成。
功能概述
该CY7C1292DV18和CY7C1294DV18是同步的
配备有一个读端口和一个流水线突发SRAM的
写端口。读端口专用于读操作，
写端口是专门用于写操作。数据流入
通过写入端口并通过读取SRAM的
端口。这些设备复用的地址输入端，以
最大限度地减少所需的地址管脚的数目。通过让
独立的读写端口， QDR -II完全失去了
止数据的需要“掉头”的数据总线，并避免任何
可能的数据争用，从而简化了系统设计。
每个接入由两个18位数据传输的情况下
CY7C1292DV18和的情况下两个36位数据传输
的CY7C1294DV18在一个时钟周期。
访问两个端口上的上升沿启动
正向输入时钟（ K） 。所有的同步输入定时是
从输入时钟的上升沿引用（K和K）的
和所有输出定时是参照的上升沿
输出时钟（ C和C或K和K在单时钟模式下） 。
所有同步数据输入（D
[x:0]
）输入通过输入
寄存器通过输入时钟（ K和K）控制的。所有
同步数据输出（Q
[x:0]
）输出通过输出
通过输出时钟的上升沿控制寄存器（C
和C或K和K在单时钟模式下） 。
所有的同步控制（ RPS ， WPS ， BWS
[x:0]
）输入通
通过的上升沿控制的输入寄存器
输入时钟（K和K ） 。
CY7C1292DV18在下面的章节中描述。该
相同的基本描述适用于CY7C1294DV18 。
文件编号： 001-00350修订版**
第23页5
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