【36 - Mbit的QDR II + SRAM 4字突发建筑学（ 2.5周期读延迟）36兆位QDR 】,IC型号CY7C1265KV18-450BZXC,CY7C1265KV18-450BZXC PDF资料,CY7C1265KV18-450BZXC经销商,ic,电子元器件-51电子网

36 - Mbit的QDR II + SRAM 4字突发

建筑学（ 2.5周期读延迟）

36兆位QDR II + SRAM 4字突发架构（ 2.5周期读延迟）

CY7C1261KV18 ， CY7C1276KV18

CY7C1263KV18 ， CY7C1265KV18

特点

■

CON连接gurations

2.5循环读周期延迟：

CY7C1261KV18 - 4米×8

CY7C1276KV18 - 4米× 9

CY7C1263KV18 - 2米× 18

CY7C1265KV18 - 1米× 36

分开独立的读取和写入数据端口

支持并发事务

550 MHz时钟实现高带宽

4字突发降低地址总线频率

双倍数据速率（ DDR ）的读取和写入端口接口

（在1100 MHz的数据传输），在550 MHz的

可在2.5个时钟周期延迟

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

数据有效引脚（ QVLD ）来表示输出有效数据

单复用地址输入总线锁存地址输入

用于读写端口

单独的端口选择深度扩张

同步内部自定时写入

QDR

II +工作在2.5周期读延迟时， DOFF是

置为高电平

操作类似于QDR I设备与一个周期读延迟

当DOFF为低电平

可在× 8 ，× 9 ，× 18和× 36配置

完整的数据一致性，提供最新的数据

核心V

= 1.8 V ±0.1 V ; I / O V

DDQ

= 1.4 V到V

DD [1]

同时支持1.5 V和1.8 V的I / O供电

HSTL输入和可变驱动HSTL输出缓冲器

可在165球FBGA封装（ 13 × 15 × 1.4毫米）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

描述

■

功能说明

在CY7C1261KV18 ， CY7C1276KV18 ， CY7C1263KV18和

CY7C1265KV18是1.8 V的同步SRAM的流水线，

配备了QDR II +架构。类似QDR II

体系结构， QDR II +架构包含两个单独的端口：

读端口和写端口以访问存储器阵列。该

读端口有专用的数据输出来支持读操作

和写端口有专用的数据输入来支持写

操作。 QDR II +架构具有独立的数据输入和

数据输出完全消除需要“翻身仗”的

与常见的I / O设备存在数据总线。每个端口

通过一个公用地址总线访问。读地址

写地址被锁存的备选上升沿

输入（ K）时钟。访问的QDR II +读写端口

完全相互独立的。为了最大限度地提高数据

吞吐量，读写端口都配备了DDR

接口。每个地址位置与4个8位相关

字（ CY7C1261KV18 ），9位字（ CY7C1276KV18 ）， 18位

字（ CY7C1263KV18 ），或36位字（ CY7C1265KV18 ），该

相继爆出进入或离开设备。由于数据是

移入和移出器件上都有的每个上升沿

输入时钟（K和K ），内存带宽最大化，同时

通过消除公交车“周转”简化了系统设计。

深度扩展完成与港口选择，这

使每个端口独立运作。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

寄存器由K或K输入时钟控制。写的

带有片上同步自定时写电路进行。

■

表1.选择指南

550兆赫

550

×8

×9

× 18

× 36

830

850

1210

500兆赫

500

770

790

1110

450兆赫

450

710

720

1020

400兆赫

400

650

660

920

单位

兆赫

最大工作频率

最大工作电流

记

1.赛普拉斯QDR II +器件超过QDR联盟规范，可支持V

DDQ

= 1.4 V到V

赛普拉斯半导体公司

文件编号： 001-57833修订版* C

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年2月24日

[+ ]反馈

CY7C1261KV18 ， CY7C1276KV18

CY7C1263KV18 ， CY7C1265KV18

逻辑框图（ CY7C1261KV18 ）

[7:0]

阅读添加。解码

写添加。解码

(19:0)

写

REG

地址

写

REG

写

REG

写

REG

地址

(19:0)

1M ×8的阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

NWS

[1:0]

控制

逻辑

[7:0]

QVLD

逻辑框图（ CY7C1276KV18 ）

[8:0]

阅读添加。解码

写添加。解码

(19:0)

写

REG

地址

写

REG

写

REG

写

REG

地址

(19:0)

1M ×9阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[0]

控制

逻辑

[8:0]

QVLD

文件编号： 001-57833修订版* C

第28 2

[+ ]反馈

CY7C1261KV18 ， CY7C1276KV18

CY7C1263KV18 ， CY7C1265KV18

逻辑框图（ CY7C1263KV18 ）

[17:0]

阅读添加。解码

写添加。解码

(18:0)

写

REG

地址

写

REG

写

REG

写

REG

地址

(18:0)

512K ×18阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

REF

WPS

BWS

[1:0]

控制

逻辑

[17:0]

QVLD

逻辑框图（ CY7C1265KV18 ）

[35:0]

阅读添加。解码

写添加。解码

(17:0)

写

REG

地址

写

REG

写

REG

写

REG

地址

(17:0)

256K ×36阵列

CLK

将军

控制

逻辑

RPS

DOFF

读取数据寄存器。

144

REF

WPS

BWS

[3:0]

控制

逻辑

[35:0]

QVLD

文件编号： 001-57833修订版* C

第28 3

[+ ]反馈

CY7C1261KV18 ， CY7C1276KV18

CY7C1263KV18 ， CY7C1265KV18

引脚配置................................................ ............. 5

165球FBGA （ 13 × 15 × 1.4毫米）引脚.................. 5

引脚定义................................................ .................. 7

功能概述................................................ ........ 9

读操作................................................ ......... 9

写操作................................................ ......... 9

写字节操作............................................... 9 ..

并发事务............................................. 9

深度扩展................................................ ....... 10

可编程阻抗........................................ 10

随路时钟................................................ .............. 10

有效的数据指标（ QVLD ） ...................................... 10

PLL ................................................. ........................... 10

应用实例................................................ ...... 10

真值表................................................ ...................... 11

写周期说明............................................... 11

写周期说明............................................... 12

IEEE 1149.1串行边界扫描（ JTAG ） .................. 13

禁用JTAG特性...................................... 13

测试访问端口测试时钟................................... 13

测试模式选择（ TMS ） ........................................... 13

测试数据输入（ TDI ） ........................................... .......... 13

测试数据输出（ TDO ） ........................................... ...... 13

执行TAP复位........................................... 13

TAP寄存器................................................ ........... 13

TAP指令集............................................... .... 13

TAP控制器状态图....................................... 15

TAP控制器框图...................................... 16

TAP电气特性...................................... 16

TAP交流开关特性............................... 17

TAP时序和测试条件.................................. 17

识别寄存器定义................................ 18

扫描寄存器大小............................................... ........ 18

指令代码................................................ ........... 18

边界扫描顺序............................................... ..... 19

上电顺序QDR II + SRAM ......................... 20

开机顺序............................................... .. 20

PLL限制................................................ ......... 20

上电波形............................................... ...... 20

最大额定值................................................ ........... 21

经营范围................................................ ............. 21

中子软错误免疫性......................................... 21

电气特性............................................... 21

直流电气特性..................................... 21

AC电气特性..................................... 23

电容................................................. ................... 23

热阻................................................ ........ 23

开关特性.............................................. 24

开关波形................................................ .... 25

读/写/取消序列................................ 25

订购信息................................................ ...... 26

订购代码定义......................................... 26

包图................................................ ............ 27

文档历史记录页............................................... .. 28

销售，解决方案和法律信息...................... 28

全球销售和设计支持....................... 28

产品................................................. ................... 28

的PSoC解决方案................................................ ......... 28

文件编号： 001-57833修订版* C

第28 4

[+ ]反馈

CY7C1261KV18 ， CY7C1276KV18

CY7C1263KV18 ， CY7C1265KV18

引脚配置

引脚配置为CY7C1261KV18 ， CY7C1276KV18 ， CY7C1263KV18和CY7C1265KV18随之而来。

[2]

165球FBGA （ 13 × 15 × 1.4毫米）引脚

CY7C1261KV18 （ 4米×8 ）

DOFF

TDO

NC/72M

REF

TCK

DDQ

WPS

DDQ

NWS

NC/288M

QVLD

NC/144M

NWS

RPS

DDQ

REF

TMS

TDI

CY7C1276KV18 （ 4米× 9 ）

DOFF

TDO

NC/72M

REF

TCK

DDQ

WPS

DDQ

NC/288M

QVLD

NC/144M

BWS

RPS

DDQ

REF

TMS

TDI

记

2. NC / 72M， NC / 144M ，和NC / 288M未连接到所述管芯，并且可以连接到任何电压电平。

文件编号： 001-57833修订版* C

第28 5

[+ ]反馈