【CY7C11661KV18 ， CY7C11771KV18CY7C11681KV18 ， CY7C1】,IC型号CY7C11701KV18-400BZXC,CY7C11701KV18-400BZXC PDF资料,CY7C11701KV18-400BZXC经销商,ic,电子元器件-51电子网

CY7C11661KV18 ， CY7C11771KV18

CY7C11681KV18 ， CY7C11701KV18

18兆位的DDR II + SRAM双字突发

建筑学（ 2.5周期读延迟）

18兆位的DDR II + SRAM双突发架构（ 2.5周期读延迟）

特点

■

功能说明

该CY7C11661KV18 ， CY7C11771KV18 ， CY7C11681KV18 ，

和CY7C11701KV18是1.8 V同步SRAM的流水线

配备DDR II +架构。在DDR II +由一个

SRAM核心具有先进的同步外围电路。

读取和写入地址锁存备用崛起

输入（K）的时钟的边缘。写数据被登记在上升

K和K.读取数据的边缘被驱动的上升沿

K和K的每一个地址位置与两个8位相关

字（ CY7C11661KV18 ），9位字（ CY7C11771KV18 ）

18-bit

WORDS

(CY7C11681KV18),

36-bit

WORDS

（ CY7C11701KV18 ），其依次爆流入或流出的

装置。

异步输入包括一个输出阻抗匹配

输入（ ZQ ）。同步数据输出（Q ，共享相同的

物理引脚作为输入的数据D）被紧密地匹配于两个

输出回波时钟CQ / CQ ，省去了单独

从每个单独的DDR SRAM的捕获系统中的数据

设计。

所有同步输入都会通过由控制输入寄存器

K或K输入时钟。所有数据输出通过输出

寄存器由K或K输入时钟控制。写的

带有片上同步自定时写电路进行。

表1.选择指南

描述

最大工作

频率

最大工作

当前

550 500 450 400

兆赫兆赫兆赫MHz的单位

550 500

x8 740

x9 740

x18 760

x36 970

690

700

890

450

630

650

820

400

580

590

750

兆赫

18兆位密度（2M ×8 ，2M ×9 ，1M × 18 512 K＆times 36）

550 MHz时钟实现高带宽

2字突发降低地址总线频率

双倍数据速率（ DDR ）接口

（在1100 MHz的数据传输），在550 MHz的

可在2.5个时钟周期延迟

两个输入时钟（ K和K ）用于精确DDR定时

SRAM仅使用上升沿

在高速路时钟（ CQ和CQ ）简化了数据采集

系统

数据有效引脚（ QVLD ）来表示输出有效数据

同步内部自定时写入

DDR II +工作在2.5周期读延迟时， DOFF是

置为高电平

操作类似于DDR I的设备与1周期读延迟时

DOFF为低电平

核心V

= 1.8 V ±0.1 V ; I / O V

DDQ

= 1.4 V到V

DD[1]

同时支持1.5 V和1.8 V的I / O供电

HSTL输入和可变驱动HSTL输出缓冲器

可在165球FBGA封装（ 13 × 15 × 1.4毫米）

提供两种无铅和无无铅封装

JTAG 1149.1兼容的测试访问端口

锁相环（ PLL ），用于精确的数据放置

■

CON连接gurations

2.5循环读周期延迟：

CY7C11661KV18 - 2米×8

CY7C11771KV18 - 的2M × 9

CY7C11681KV18 - 1米× 18

CY7C11701KV18 - 有512K × 36

记

1.赛普拉斯QDR II +器件超过QDR联盟规范，可支持V

DDQ

= 1.4 V到V

赛普拉斯半导体公司

文件编号： 001-53199修订版* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年1月31日

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CY7C11661KV18 ， CY7C11771KV18

CY7C11681KV18 ， CY7C11701KV18

逻辑框图（ CY7C11661KV18 ）

(19:0)

DOFF

写添加。解码

阅读添加。解码

地址

写

REG

1米×8阵列

写

REG

1米×8阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

控制

逻辑

[7:0]

QVLD

REF

读/写

NWS

[1:0]

逻辑框图（ CY7C11771KV18 ）

(19:0)

DOFF

写添加。解码

阅读添加。解码

地址

写

REG

1米× 9阵列

写

REG

1米× 9阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

控制

逻辑

[8:0]

QVLD

REF

读/写

BWS

[0]

文件编号： 001-53199修订版* I

第26 2

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CY7C11661KV18 ， CY7C11771KV18

CY7C11681KV18 ， CY7C11701KV18

逻辑框图（ CY7C11681KV18 ）

(18:0)

DOFF

写添加。解码

阅读添加。解码

地址

写

REG

有512K × 18阵列

写

REG

有512K × 18阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

控制

逻辑

REF

读/写

BWS

[1:0]

[17:0]

QVLD

逻辑框图（ CY7C11701KV18 ）

(17:0)

DOFF

写添加。解码

阅读添加。解码

地址

写

REG

256千× 36阵列

写

REG

256千× 36阵列

CLK

将军

产量

逻辑

控制

读/写

读取数据寄存器。

控制

逻辑

REF

读/写

BWS

[3:0]

[35:0]

QVLD

文件编号： 001-53199修订版* I

第26 3

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CY7C11661KV18 ， CY7C11771KV18

CY7C11681KV18 ， CY7C11701KV18

功能概述................................................ 5 ........

读操作................................................ ......... 5

写操作................................................ ......... 5

写字节操作............................................... 5 ..

DDR操作................................................ ............ 5

深度扩展................................................ ......... 5

可编程阻抗.......................................... 5

随路时钟................................................ ................ 5

有效的数据指标（ QVLD ） ........................................ 6

PLL ................................................. ............................. 6

应用实例................................................ 6 ........

真值表................................................ ........................ 7

写周期说明

–

CY7C11661KV18和

CY7C11681KV18 ................................................. .............. 7

写周期说明 - CY7C11771KV18 ................. 8

写周期说明 - CY7C11701KV18 ................. 8

IEEE 1149.1串行边界扫描（ JTAG ） .................... 9

禁用JTAG特性........................................ 9

测试访问端口测试时钟..................................... 9

测试模式选择（ TMS ） ............................................ 9

测试数据输入（ TDI ） ........................................... ............ 9

测试数据输出（ TDO ） ........................................... ........ 9

执行TAP复位............................................. 9

TAP寄存器................................................ ............. 9

TAP指令集............................................... ...... 9

TAP电气特性...................................... 12

TAP交流开关特性............................... 13

TAP时序和测试条件.................................. 13

在DDR II + SRAM的上电顺序......................... 16

上电顺序.............................................. .... 16

PLL限制................................................ ......... 16

最大额定值................................................ ........... 17

经营范围................................................ ............. 17

中子软错误免疫性......................................... 17

电气特性............................................... 17

直流电气特性..................................... 17

AC电气特性........................................ 19

电容................................................. ................... 19

热阻................................................ ........ 19

开关特性.............................................. 20

开关波形................................................ .... 21

读/写/取消序列................................ 21

订购信息................................................ ...... 22

订购代码定义......................................... 22

包图................................................ ............ 23

与缩略语................................................. ....................... 24

文档约定................................................ 24

计量单位............................................... ........ 24

文档历史记录页............................................... 25 ..

销售，解决方案和法律信息...................... 26

全球销售和设计支持....................... 26

产品................................................. ................... 26

的PSoC解决方案................................................ ......... 26

文件编号： 001-53199修订版* I

第26 4

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CY7C11661KV18 ， CY7C11771KV18

CY7C11681KV18 ， CY7C11701KV18

功能概述

该CY7C11661KV18 ， CY7C11771KV18 ， CY7C11681KV18 ，

和CY7C11701KV18是同步流水线突发SRAM的

配备有DDR接口，其操作与读

两个半周期的延迟，当DOFF引脚连接到高电平。

当DOFF引脚设置为低电平或连接到V

时，设备

会以DDR I模式用的一个时钟周期的读延迟。

访问是在正输入的上升沿启动

时钟（ K）。所有的同步输入和输出定时是参照

从输入时钟（K和K ）的上升沿。

所有同步数据输入（D

[x:0]

）通过输入寄存器

由输入时钟（K和K）的上升沿控制。所有

同步数据输出（Q

[x:0]

）通过输出寄存器

由输入时钟（K和K）的上升沿控制。

所有的同步控制（ R / W ， LD ， NWS

[X:0]

， BWS

[X:0]

）输入

穿过由的上升沿控制的输入寄存器

输入时钟（K）。

CY7C11681KV18在下面的章节中描述。该

相同的基本描述适用于CY7C11661KV18 ，

CY7C11771KV18和CY7C11701KV18 。

当写访问被取消，该设备将忽略所有

挂起的写操作后，输入已经完成。

写字节操作

字节写操作是由CY7C11681KV18支撑。一

如在所描述的被启动的写入操作

写操作

部分。这是写由BWS确定的字节

和

BWS

，其中被采样与每个组的18位的数据字。

数据中断言适当的字节写选择输入

写的部分锁存所呈现的数据，并将其写

到器件中。拉高字节写入时选择输入

写入的数据部分能够存储在设备中的数据

对于字节保持不变。此功能可以用于

简化读取，修改，或写操作字节写

操作。

DDR操作

该CY7C11681KV18实现高性能运算

通过高时钟频率（通过流水线来实现），并

操作DDR模式。该CY7C11681KV18需要两个无

从读至写过渡期间操作（NOP ）周期

周期。在较高的频率，但有些应用需要第三

NOP周期，以避免冲突。

如果后一个写周期发生读取，处理，并在写数据

被存储在寄存器中。写的信息存储，因为

未经SRAM的不能执行的最后一个字写至阵列

冲突的所读出的。数据停留在这个寄存器，直到

在下一个写周期发生。上读出的（多个）之后的第一写周期，

从前面的写入所存储的数据被写入到SRAM

数组。这被称为发布的写入。

如果读取的是同一个地址执行的，它的写入是

在前面的循环中执行，对SRAM中读出最

当前数据。该SRAM绕过内存确实这

阵列和读出从寄存器中的数据。

读操作

该CY7C11681KV18内部组织为两个数组

有512K × 18的访问都是突发的两个连续完成

18位数据字。读操作是通过发出启动

R / W HIGH和LOW LD在正输入端的上升沿

时钟（ K）。呈现给地址输入端的地址存储

在读出地址寄存器中。下面接下来的两个K时钟上升沿，

数据从该地址位置的相应的18位字

被写入到Q

[17:0]

使用K作为输出定时参考。

K上的后续的上升沿，下一个18位数据字是

到Q

[17:0]

。所请求的数据是有效的0.45 ns

在输入时钟的上升沿（ K和K）。维持

内部逻辑，每次读访问必须被允许完成。

读访问可以的每个上升沿启动

正输入时钟（K）。

读访问时没有选中，则CY7C11681KV18第一

完成挂起的读数据。内部同步

电路自动三态之后的下一个崛起的输出

负输入时钟（K）的边缘。这使得一个过渡

无需等待状态的深度插入设备之间

扩充内存。

深度扩展

深度扩展需要复制的LD控制信号

每家银行。所有其它的控制信号之间可以共同

银行为合适。

可编程阻抗

一个外部电阻RQ ，必须连接的ZQ引脚之间

SRAM上和V

以允许的SRAM调整其输出

驱动器阻抗。 RQ的值必须是5倍的价值

意线路阻抗由SRAM驱动。允许的

RQ的范围，以保证阻抗匹配的公差

± 15％是175之间

和350

随着V

DDQ

= 1.5五，

输出阻抗被调整在上电时的每1024次循环

考虑到在电源电压和温度漂移。

写操作

写操作是通过发出R / W低和LD开始

低的正向输入时钟（ K）的上升沿。该

呈现给地址输入端的地址被存储在写

地址寄存器。在接下来的K时钟上升沿，数据

提交到D

[17:0]

被锁存并存储到18位的写入

数据寄存器，提供BWS

[1:0]

都置为有效。对

负输入时钟（K）的后续的上升沿的

向三维信息

[17:0]

也被存储到写数据

[1:0]

都置为有效。 36位

的数据以指定的再写入到存储器阵列

位置。写访问可以在每个上升沿启动

正输入时钟（K）。否则，管道中的数据流，例如

该18比特的数据可以被转移到装置上的每个

输入时钟（ K和K）的上升沿。

随路时钟

设置在DDR II +简化数据采集回波时钟

在高速系统。通过生成两个回波时钟

DDR II + 。 CQ参照相对于K和CQ是

相对于K。参考这些是自由运行的时钟，并

同步到DDR II +的输入时钟。用于定时

回波时钟显示在

开关特性

第20页。

第26 5

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