【CY7C1031CY7C103264K ×18的同步高速缓存RAM特点支持66 - MHz奔腾微处理】,IC型号CY7C1031-8JC,CY7C1031-8JC PDF资料,CY7C1031-8JC经销商,ic,电子元器件-51电子网

CY7C1031

CY7C1032

64K ×18的同步高速缓存RAM

特点

支持66 - MHz奔腾

微处理器缓存

零等待状态系统

64K通过18个通用I / O

快速时钟到输出时间

= 8.5纳秒

双位环绕式计数器支持奔腾

微处理器和486突发序列（ CY7C1031 ）

双位计数器回绕支持线性爆

序列（ CY7C1032 ）

独立的处理器和控制器地址选通

同步自定时写

直接接口处理器和外部高速缓存

调节器

异步输出使能

I / O的能力3.3V操作

JEDEC标准的引脚排列

52引脚PLCC封装

功能说明

该CY7C1031和CY7C1032为64K 18同步

高速缓存RAM的设计，高速微处理器的接口

处理机以最小的胶合逻辑。从最大访问延迟

时钟上升为8.5纳秒。 2位芯片计数器捕捉到的第

在一阵讨论，并自动递增地址

对于突发访问的其余部分。

该CY7C1031是专为英特尔

奔腾和i486

基于CPU的系统;其柜台下面的突发序列

奔腾和i486的处理器。该CY7C1032是架构设计师用手工

tected与线性突发序列处理器。爆

存取可以与处理器进行地址选通启动

（ ADSP ）或高速缓存控制器的地址选通脉冲（ ADSC ）的投入。

地址前进是由地址控制

前进（ ADV ）的输入。

一个同步自定时写机构设置

简化写接口。的同步片选输入

和异步输出使能输入提供了方便的控制

银行选择和输出三态控制。

逻辑框图

数据

ADDR

REG

ADV

逻辑

CCQ

SSQ

CCQ

[1]

引脚配置

PLCC

顶视图

ADSC

ADSP

ADV

CLK

A10

–A

ADV

64K ×9

RAM阵列RAM阵列

CLK

ADSP

ADSC

定时

控制

7 6 5 4 3 2 1 52 51 50 49 48 47

7C1031

7C1032

2122 23 24 25 26 27 28 29 30 31 32 33

[1]

CCQ

SSQ

CCQ

？ DQ

DP =

选购指南

7C1031-8

7C1032-8

最大访问时间

最大工作电流

注意：

1， DP

和DP

在功能上等同于DQ

7C1031-10

7C1032-10

280

GND

V CC

A14

A13

A12

A11

7C1031-12

230

单位

8.5

280

赛普拉斯半导体公司

文件编号： 38-05278修订版**

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年4月1日

CY7C1031

CY7C1032

单写访问发起的ADSP

当满足以下条件，该访问被启动

满意在时钟的上升：（ 1 ） CS为低;（2 ） ADSP低。

ADSP -触发写周期在两个时钟完成

周期。在A上的地址

至A

被装载到

地址寄存器和地址前进的逻辑和

传送到RAM的核心。写入信号在此被忽略

周期，因为缓存标签或其他外部逻辑使用此

时钟周期执行地址比较或保护

检查。如果写被允许继续进行，写入输入到

CY7C1031和CY7C1032前将在未来被拉低

时钟的上升。 ADSP被忽略，当CS为高电平。

如果WH ， WL ，或两者都低，在下一时钟的上升，信息

在DQ介绍

-DQ

和DP

将被写入到

由地址前进逻辑指定位置。 WL

控制DQ的写作

-DQ

和DP

而WH控制

DQ的写作

-DQ

和DP

。由于CY7C1031

和CY7C1032是共用的I / O设备时，输出使能

信号（ OE ）必须将数据之前被释放的CPU是

交付给DQ

-DQ

和DP

。为安全起见，

相应的数据线被三态的周期，其中

WH ， WL ，或国家都被采样为低电平，而不管

在OE输入。

单写访问发起ADSC

当满足下列条件，这写访问权限启动

满意在时钟的上升沿：（ 1 ） CS为低，（ 2 ） ADSC

为低时，和（3） WH ，WL型是低电平。 ADSC触发

访问是在一个时钟周期完成。

在A上的地址

至A

被加载到地址

寄存器和地址前进的逻辑和递送到

RAM的核心。在DQ呈现的信息

-DQ

和DP

将被写入由地址指定的位置

发展逻辑。由于CY7C1031和CY7C1032

是常见的， I / O设备时，输出使能信号（ OE）的绝

数据之前被释放，从高速缓冲存储器控制器是

传送到的数据和奇偶性的行。为安全起见，

相应的数据和奇偶校验线三态中的

周期中WH和WL采样的LOW不管

在OE输入的状态。

单一的读访问

一个单一的读访问开始时，在下列条件

是满足于时钟的上升：（ 1 ） CS为低，（ 2 ） ADSP或ADSC

低，（ 3 ） WH和WL是HIGH 。在A上的地址

至A

被存储到地址前进的逻辑和

传送到RAM的核心。如果输出使能（OE ）信号是

有效（低电平），在所述数据输出的数据将是可用的

最大的时钟上升沿后8.5纳秒。 ADSP被忽略，如果是CS

高。

突发序列

该CY7C1031提供一个2位计数器环绕，通过供给

引脚

–A

，实现了Intel 80486和Pentium

处理器的地址突发序列（见

表1）。

注意

的突发序列取决于第一猝发地址。

表1.计数器实现了英特尔奔腾/

80486处理器的序列

第一次

地址

X + 1

, A

第二

地址

X + 1

, A

第三

地址

X + 1

, A

第四

地址

X + 1

, A

该CY7C1032提供一个2位计数器环绕，通过供给

管脚A0- A1，实现线性地址脉冲串序列

（见

表2）。

表2.计数器实现一个线性序列

第一次

地址

X + 1

, A

第二

地址

X + 1

, A

第三

地址

X + 1

, A

第四

地址

X + 1

, A

文件编号： 38-05278修订版**

分页： 13 2

CY7C1031

CY7C1032

应用实例

图1

显示了奔腾512 KB的二级缓存

微处理器采用四CY7C1031缓存RAM中。

66 - MHz的OSC

CLK

ADR

数据

ADS

奔腾

处理器

512 KB

CLK

ADR

数据

ADSP

ADSC

ADV

WH ， WL

7C1031

接口

主内存

CLK

ADR

缓存

标签

数据

MATCH

脏

有效

CLK ADSC ADV OE WH

ADR

数据

ADSP

缓存

调节器

MATCH

脏

有效

图1.缓存使用四CY7C1031s

引脚德网络nitions

信号名称

CCQ

GND

SSQ

CLK

– A

ADSP

ADSC

ADV

-DQ

输入

输入/输出

TYPE

＃针脚

+5V

动力

+5V

或3.3V （输出）

地

接地（输出）

时钟

地址

从处理器的地址选通

从高速缓存控制器的地址选通

写使能 - 高字节

写使能 - 低字节

ADVANCE

OUTPUT ENABLE

芯片选择

常规数据

奇偶校验数据

描述

文件编号： 38-05278修订版**

第13 3

CY7C1031

CY7C1032

引脚说明

信号名称

输入信号

CLK

CLOCK信号。

它是用来捕获的地址，该数据将被写入，并在下面的控制

信号： ADSP ， ADSC ， CS ， WH ， WL和ADV 。它也可以用来推进片

自动地址增量逻辑（当相应的控制信号被置位）。

用十六地址线来选择64K的地点之一。

它们被捕获在一个芯片上

在CLK的上升沿，如果注册ADSP或ADSC低。在时钟的上升沿还加载

下面的两个地址线，

–A

成片上自动地址增量逻辑如果ADSP或ADSC

是低的。

地址选通的处理器。

这个信号被采样在CLK的上升沿。当此输入

和/或ADSC置位，A

–A

将被捕获在芯片上的地址寄存器中。它也允许

低两位地址位被加载到芯片上的自动地址增量逻辑。如果两个ADSP

和ADSC被断言在CLK的上升沿，仅ADSP将被识别。在ADSP输入

应连接到所述处理器的ADS的输出。当CS为高电平ADSP被忽略。

地址选通脉冲从高速缓存控制器。

这个信号被采样在CLK的上升沿。当

这种输入和/或ADSP是断言，A

–A

将被捕获在芯片上的地址寄存器中。这也

允许较低的两个地址位被加载到芯片上的自动地址增量逻辑。该

ADSC输入应

不

被连接到所述处理器的ADS的输出。

写信号为高位RAM阵列的一半。

这个信号由上升沿采样

的CLK 。如果WH采样为低电平，即断言，控制逻辑将执行的自定时写

-DQ

和DP

从芯片上的数据登记到所选的RAM位置。有一

例外。如果ADSP ， WH ，和CS被认定（低的）的CLK ，写入的上升沿

信号， WH ，被忽略。需要注意的是ADSP对WH没有影响，如果CS为高电平。

写信号为低次的RAM阵列的一半。

这个信号由上升沿采样

的CLK 。如果WL被采样为低电平，即断言，控制逻辑将执行的自定时写

-DQ

和DP

从芯片上的数据登记到所选的RAM位置。有一

例外。如果ADSP ， WL ，和CS被认定（低的）的CLK ，写入的上升沿

信号， WL ，将被忽略。需要注意的是ADSP对WL没有影响，如果CS为高电平。

提前。

这个信号由CLK的上升沿进行采样。当它被自动置位，它

递增的2比特的片上自动地址递增计数器。在CY7C1032 ，该地址将

线性递增。在CY7C1031 ，该地址将按照递增

奔腾/ 486爆序列。如果ADSP ADSC或者是同时进行断言，这个信号被忽略

CS 。需要注意的是ADSP对ADV没有影响，如果CS为高电平。

片选。

这个信号由CLK的上升沿进行采样。当CS为高电平和ADSC为低，

这些SRAM取消。当CS为低和ADSC或ADSP为低时，一个新的地址被捕获

地址寄存器。当CS为高电平， ADSP被忽略。

输出使能。

这个信号是一个异步输入，其控制数据I / O引脚的方向。

如果OE有效（低电平）时，数据引脚输出和SRAM可以读（只要CS是

置时，它进行取样，在该周期的开始处）。如果OE无效（高电平），数据

I / O引脚为三态，用作输入，而SRAM可写。

对16个双向数据I / O线。

-DQ

是输入和输出的高阶半

RAM阵列，而DQ

-DQ

是输入和输出，从低次的RAM中的一半

数组。为输入，在送入由CLK的上升沿触发芯片上的数据寄存器中。

作为输出时，它们携带从RAM阵列中选定的位置读取数据。的方向

数据引脚由OE控制：当OE为高电平时，数据引脚三态并且可以使用

作为输入;当OE为低电平时，数据引脚由输出缓冲器驱动，是输出。

-DQ

和DQ

-DQ

也是三态时， WH和WL分别采样为低电平

在时钟的上升。

两个双向数据I / O线。

这些操作中完全相同的方式与DQ的

-DQ

但

命名不同，因为它们的主要用途是存储奇偶校验比特，而的DQ '主

目的是存储通常的数据比特。 DP

为输入，并从高阶的一半的输出

RAM阵列，而DP

为输入，并从低阶RAM阵列的一半的输出。

I / O

描述

–A

ADSP

ADSC

ADV

双向信号

-DQ

I / O

文件编号： 38-05278修订版**

第13 4

CY7C1031

CY7C1032

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

储存温度...................................- 65

C至+150

环境温度与

电源应用...............................................- 55

C至+ 125

在V电源电压

相对于GND ............ -0.5V至+ 7.0V

直流电压应用到输出的

在高阻抗状态

[2]

...............................................- 0.5V到V

+ 0.5V

范围

Com'l

直流输入电压

[2]

...........................................- 0.5V至V

+ 0.5V

目前进入输出（ LOW ） ......................................... 20毫安

静电放电电压.......................................... > 2001V

（每MIL -STD -883方法3015 ）

闩锁电流.............................................. ...... > 200毫安

工作范围

环境

温度

[3]

C至+70

CCQ

3.0V至V

电气特性

在整个工作范围

[4]

7C1031-8

7C1032-8

参数

SB1

SB2

描述

输出高电压

输出低电压

输入高电压

输入低

电压

[2]

GND

≤

GND

≤

，输出

残

=最大，V

OUT

= GND

=最大，

Com'l

OUT

= 0 mA时，

f = f

最大

= 1/t

CYC

最大。 V

， CS

≥

Com'l

, V

≥

≤

, f = f

最大

最大。 V

， CS

≥

Com'l

– 0.3V, V

≥

- 0.3V或V

≤

0.3V ， F = 0

[6]

输入负载电流

输出漏电流

输出短路

当前

[5]

工作电源

当前

自动CE

掉电

目前-TTL输入

自动CE

掉电电流 -

CMOS输入

测试条件

=最小值，我

= -4.0毫安

=最小值，我

= 8.0毫安

2.2

–0.3

–1

–5

分钟。

2.4

马克斯。

CCQ

0.4

0.8

–300

280

–0.3

–1

–5

7C1031-10

7C1032-10

分钟。

2.4

马克斯。

CCQ

0.4

0.8

–300

280

–0.3

–1

–5

7C1031-12

分钟。

2.4

马克斯。

CCQ

0.4

0.3V

0.8

–300

230

单位

0.3V 2.2 V

0.3V 2.2

电容

[7]

参数

：地址

：其它输入

OUT

输出电容

描述

输入电容

测试条件

= 25

C，F = 1MHz时，

= 5.0V

Com'l

马克斯。

4.5

单位

注意事项：

2.最小电压等于-2.0V为小于20纳秒的脉冲持续时间。

3. T

是的情况下的温度。

4.见A组分组测试信息的最后一页。

5.不超过一个输出应在同一时间被短路。短路的持续时间不得超过30秒钟。

6.输入被禁止，时钟允许的速度运行。

7.测试开始后任何设计或工艺变化，可能会影响这些参数。

文件编号： 38-05278修订版**

第13个5

CY7C1031

CY7C1032

64K ×18的同步高速缓存RAM

特点

支持66 - MHz奔腾

微处理器缓存

零等待状态系统

64K通过18个通用I / O

快速时钟到输出时间

= 8.5纳秒

双位环绕式计数器支持奔腾

微处理器和486突发序列（ CY7C1031 ）

双位计数器回绕支持线性爆

序列（ CY7C1032 ）

独立的处理器和控制器地址选通

同步自定时写

直接接口处理器和外部高速缓存

调节器

异步输出使能

I / O的能力3.3V操作

JEDEC标准的引脚排列

52引脚PLCC封装

功能说明

该CY7C1031和CY7C1032为64K 18同步

高速缓存RAM的设计，高速微处理器的接口

处理机以最小的胶合逻辑。从最大访问延迟

时钟上升为8.5纳秒。 2位芯片计数器捕捉到的第

在一阵讨论，并自动递增地址

对于突发访问的其余部分。

该CY7C1031是专为英特尔

奔腾和i486

基于CPU的系统;其柜台下面的突发序列

奔腾和i486的处理器。该CY7C1032是架构设计师用手工

tected与线性突发序列处理器。爆

存取可以与处理器进行地址选通启动

（ ADSP ）或高速缓存控制器的地址选通脉冲（ ADSC ）的投入。

地址前进是由地址控制

前进（ ADV ）的输入。

一个同步自定时写机构设置

简化写接口。的同步片选输入

和异步输出使能输入提供了方便的控制

银行选择和输出三态控制。

逻辑框图

数据

ADDR

REG

ADV

逻辑

CCQ

SSQ

CCQ

[1]

引脚配置

PLCC

顶视图

ADSC

ADSP

ADV

CLK

A10

–A

ADV

64K ×9

RAM阵列RAM阵列

CLK

ADSP

ADSC

定时

控制

7 6 5 4 3 2 1 52 51 50 49 48 47

7C1031

7C1032

2122 23 24 25 26 27 28 29 30 31 32 33

[1]

CCQ

SSQ

CCQ

？ DQ

DP =

选购指南

7C1031-8

7C1032-8

最大访问时间

最大工作电流

注意：

1， DP

和DP

在功能上等同于DQ

7C1031-10

7C1032-10

280

GND

V CC

A14

A13

A12

A11

7C1031-12

230

单位

8.5

280

赛普拉斯半导体公司

文件编号： 38-05278修订版**

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年4月1日

CY7C1031

CY7C1032

单写访问发起的ADSP

当满足以下条件，该访问被启动

满意在时钟的上升：（ 1 ） CS为低;（2 ） ADSP低。

ADSP -触发写周期在两个时钟完成

周期。在A上的地址

至A

被装载到

地址寄存器和地址前进的逻辑和

传送到RAM的核心。写入信号在此被忽略

周期，因为缓存标签或其他外部逻辑使用此

时钟周期执行地址比较或保护

检查。如果写被允许继续进行，写入输入到

CY7C1031和CY7C1032前将在未来被拉低

时钟的上升。 ADSP被忽略，当CS为高电平。

如果WH ， WL ，或两者都低，在下一时钟的上升，信息

在DQ介绍

-DQ

和DP

将被写入到

由地址前进逻辑指定位置。 WL

控制DQ的写作

-DQ

和DP

而WH控制

DQ的写作

-DQ

和DP

。由于CY7C1031

和CY7C1032是共用的I / O设备时，输出使能

信号（ OE ）必须将数据之前被释放的CPU是

交付给DQ

-DQ

和DP

。为安全起见，

相应的数据线被三态的周期，其中

WH ， WL ，或国家都被采样为低电平，而不管

在OE输入。

单写访问发起ADSC

当满足下列条件，这写访问权限启动

满意在时钟的上升沿：（ 1 ） CS为低，（ 2 ） ADSC

为低时，和（3） WH ，WL型是低电平。 ADSC触发

访问是在一个时钟周期完成。

在A上的地址

至A

被加载到地址

寄存器和地址前进的逻辑和递送到

RAM的核心。在DQ呈现的信息

-DQ

和DP

将被写入由地址指定的位置

发展逻辑。由于CY7C1031和CY7C1032

是常见的， I / O设备时，输出使能信号（ OE）的绝

数据之前被释放，从高速缓冲存储器控制器是

传送到的数据和奇偶性的行。为安全起见，

相应的数据和奇偶校验线三态中的

周期中WH和WL采样的LOW不管

在OE输入的状态。

单一的读访问

一个单一的读访问开始时，在下列条件

是满足于时钟的上升：（ 1 ） CS为低，（ 2 ） ADSP或ADSC

低，（ 3 ） WH和WL是HIGH 。在A上的地址

至A

被存储到地址前进的逻辑和

传送到RAM的核心。如果输出使能（OE ）信号是

有效（低电平），在所述数据输出的数据将是可用的

最大的时钟上升沿后8.5纳秒。 ADSP被忽略，如果是CS

高。

突发序列

该CY7C1031提供一个2位计数器环绕，通过供给

引脚

–A

，实现了Intel 80486和Pentium

处理器的地址突发序列（见

表1）。

注意

的突发序列取决于第一猝发地址。

表1.计数器实现了英特尔奔腾/

80486处理器的序列

第一次

地址

X + 1

, A

第二

地址

X + 1

, A

第三

地址

X + 1

, A

第四

地址

X + 1

, A

该CY7C1032提供一个2位计数器环绕，通过供给

管脚A0- A1，实现线性地址脉冲串序列

（见

表2）。

表2.计数器实现一个线性序列

第一次

地址

X + 1

, A

第二

地址

X + 1

, A

第三

地址

X + 1

, A

第四

地址

X + 1

, A

文件编号： 38-05278修订版**

分页： 13 2

CY7C1031

CY7C1032

应用实例

图1

显示了奔腾512 KB的二级缓存

微处理器采用四CY7C1031缓存RAM中。

66 - MHz的OSC

CLK

ADR

数据

ADS

奔腾

处理器

512 KB

CLK

ADR

数据

ADSP

ADSC

ADV

WH ， WL

7C1031

接口

主内存

CLK

ADR

缓存

标签

数据

MATCH

脏

有效

CLK ADSC ADV OE WH

ADR

数据

ADSP

缓存

调节器

MATCH

脏

有效

图1.缓存使用四CY7C1031s

引脚德网络nitions

信号名称

CCQ

GND

SSQ

CLK

– A

ADSP

ADSC

ADV

-DQ

输入

输入/输出

TYPE

＃针脚

+5V

动力

+5V

或3.3V （输出）

地

接地（输出）

时钟

地址

从处理器的地址选通

从高速缓存控制器的地址选通

写使能 - 高字节

写使能 - 低字节

ADVANCE

OUTPUT ENABLE

芯片选择

常规数据

奇偶校验数据

描述

文件编号： 38-05278修订版**

第13 3

CY7C1031

CY7C1032

引脚说明

信号名称

输入信号

CLK

CLOCK信号。

它是用来捕获的地址，该数据将被写入，并在下面的控制

信号： ADSP ， ADSC ， CS ， WH ， WL和ADV 。它也可以用来推进片

自动地址增量逻辑（当相应的控制信号被置位）。

用十六地址线来选择64K的地点之一。

它们被捕获在一个芯片上

在CLK的上升沿，如果注册ADSP或ADSC低。在时钟的上升沿还加载

下面的两个地址线，

–A

成片上自动地址增量逻辑如果ADSP或ADSC

是低的。

地址选通的处理器。

这个信号被采样在CLK的上升沿。当此输入

和/或ADSC置位，A

–A

将被捕获在芯片上的地址寄存器中。它也允许

低两位地址位被加载到芯片上的自动地址增量逻辑。如果两个ADSP

和ADSC被断言在CLK的上升沿，仅ADSP将被识别。在ADSP输入

应连接到所述处理器的ADS的输出。当CS为高电平ADSP被忽略。

地址选通脉冲从高速缓存控制器。

这个信号被采样在CLK的上升沿。当

这种输入和/或ADSP是断言，A

–A

将被捕获在芯片上的地址寄存器中。这也

允许较低的两个地址位被加载到芯片上的自动地址增量逻辑。该

ADSC输入应

不

被连接到所述处理器的ADS的输出。

写信号为高位RAM阵列的一半。

这个信号由上升沿采样

的CLK 。如果WH采样为低电平，即断言，控制逻辑将执行的自定时写

-DQ

和DP

从芯片上的数据登记到所选的RAM位置。有一

例外。如果ADSP ， WH ，和CS被认定（低的）的CLK ，写入的上升沿

信号， WH ，被忽略。需要注意的是ADSP对WH没有影响，如果CS为高电平。

写信号为低次的RAM阵列的一半。

这个信号由上升沿采样

的CLK 。如果WL被采样为低电平，即断言，控制逻辑将执行的自定时写

-DQ

和DP

从芯片上的数据登记到所选的RAM位置。有一

例外。如果ADSP ， WL ，和CS被认定（低的）的CLK ，写入的上升沿

信号， WL ，将被忽略。需要注意的是ADSP对WL没有影响，如果CS为高电平。

提前。

这个信号由CLK的上升沿进行采样。当它被自动置位，它

递增的2比特的片上自动地址递增计数器。在CY7C1032 ，该地址将

线性递增。在CY7C1031 ，该地址将按照递增

奔腾/ 486爆序列。如果ADSP ADSC或者是同时进行断言，这个信号被忽略

CS 。需要注意的是ADSP对ADV没有影响，如果CS为高电平。

片选。

这个信号由CLK的上升沿进行采样。当CS为高电平和ADSC为低，

这些SRAM取消。当CS为低和ADSC或ADSP为低时，一个新的地址被捕获

地址寄存器。当CS为高电平， ADSP被忽略。

输出使能。

这个信号是一个异步输入，其控制数据I / O引脚的方向。

如果OE有效（低电平）时，数据引脚输出和SRAM可以读（只要CS是

置时，它进行取样，在该周期的开始处）。如果OE无效（高电平），数据

I / O引脚为三态，用作输入，而SRAM可写。

对16个双向数据I / O线。

-DQ

是输入和输出的高阶半

RAM阵列，而DQ

-DQ

是输入和输出，从低次的RAM中的一半

数组。为输入，在送入由CLK的上升沿触发芯片上的数据寄存器中。

作为输出时，它们携带从RAM阵列中选定的位置读取数据。的方向

数据引脚由OE控制：当OE为高电平时，数据引脚三态并且可以使用

作为输入;当OE为低电平时，数据引脚由输出缓冲器驱动，是输出。

-DQ

和DQ

-DQ

也是三态时， WH和WL分别采样为低电平

在时钟的上升。

两个双向数据I / O线。

这些操作中完全相同的方式与DQ的

-DQ

但

命名不同，因为它们的主要用途是存储奇偶校验比特，而的DQ '主

目的是存储通常的数据比特。 DP

为输入，并从高阶的一半的输出

RAM阵列，而DP

为输入，并从低阶RAM阵列的一半的输出。

I / O

描述

–A

ADSP

ADSC

ADV

双向信号

-DQ

I / O

文件编号： 38-05278修订版**

第13 4

CY7C1031

CY7C1032

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

储存温度...................................- 65

C至+150

环境温度与

电源应用...............................................- 55

C至+ 125

在V电源电压

相对于GND ............ -0.5V至+ 7.0V

直流电压应用到输出的

在高阻抗状态

[2]

...............................................- 0.5V到V

+ 0.5V

范围

Com'l

直流输入电压

[2]

...........................................- 0.5V至V

+ 0.5V

目前进入输出（ LOW ） ......................................... 20毫安

静电放电电压.......................................... > 2001V

（每MIL -STD -883方法3015 ）

闩锁电流.............................................. ...... > 200毫安

工作范围

环境

温度

[3]

C至+70

CCQ

3.0V至V

电气特性

在整个工作范围

[4]

7C1031-8

7C1032-8

参数

SB1

SB2

描述

输出高电压

输出低电压

输入高电压

输入低

电压

[2]

GND

≤

GND

≤

，输出

残

=最大，V

OUT

= GND

=最大，

Com'l

OUT

= 0 mA时，

f = f

最大

= 1/t

CYC

最大。 V

， CS

≥

Com'l

, V

≥

≤

, f = f

最大

最大。 V

， CS

≥

Com'l

– 0.3V, V

≥

- 0.3V或V

≤

0.3V ， F = 0

[6]

输入负载电流

输出漏电流

输出短路

当前

[5]

工作电源

当前

自动CE

掉电

目前-TTL输入

自动CE

掉电电流 -

CMOS输入

测试条件

=最小值，我

= -4.0毫安

=最小值，我

= 8.0毫安

2.2

–0.3

–1

–5

分钟。

2.4

马克斯。

CCQ

0.4

0.8

–300

280

–0.3

–1

–5

7C1031-10

7C1032-10

分钟。

2.4

马克斯。

CCQ

0.4

0.8

–300

280

–0.3

–1

–5

7C1031-12

分钟。

2.4

马克斯。

CCQ

0.4

0.3V

0.8

–300

230

单位

0.3V 2.2 V

0.3V 2.2

电容

[7]

参数

：地址

：其它输入

OUT

输出电容

描述

输入电容

测试条件

= 25

C，F = 1MHz时，

= 5.0V

Com'l

马克斯。

4.5

单位

注意事项：

2.最小电压等于-2.0V为小于20纳秒的脉冲持续时间。

3. T

是的情况下的温度。

4.见A组分组测试信息的最后一页。

5.不超过一个输出应在同一时间被短路。短路的持续时间不得超过30秒钟。

6.输入被禁止，时钟允许的速度运行。

7.测试开始后任何设计或工艺变化，可能会影响这些参数。

文件编号： 38-05278修订版**

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