【RoboClockCY7B993VCY7B994V高速多相位锁相环时钟缓冲器特点 500 PS最大。】,IC型号CY7B994V-2AXIT,CY7B994V-2AXIT PDF资料,CY7B994V-2AXIT经销商,ic,电子元器件-51电子网

RoboClock

CY7B993V

CY7B994V

高速多相位锁相环时钟缓冲器

特点

500 PS最大。总时序预算（ TTB ）窗口

12-100兆赫（ CY7B993V ），或24-200兆赫（ CY7B994V ）

输入/输出操作

匹配的一对输出歪斜< 200 PS

零输入 - 输出延迟

18 LVTTL输出驱动50终止线

16个输出频率为200 MHz ：商业温度

6输出频率为200 MHz ：工业级温度

3.3V LVTTL / LVPECL ，容错和热插入

参考输入

在625 / 1300 ps的相位调整，逐步提高到± 10.4纳秒

乘法/除法1-6比， 8 ， 10 ， 12

独立输出禁止银行

用于测试目的输出高阻抗选项

完全集成的锁相环（ PLL ）与锁

指标

<50 - ps的典型周期到周期抖动

单3.3V ± 10 ％电源

100引脚TQFP封装

100引脚BGA封装

功能说明

该CY7B993V和CY7B994V高速多相位锁相环

时钟缓冲器提供了系统时钟可由用户选择的控制

功能。该多路输出时钟驱动器提供

与要优化功能的系统集成

的高性能计算机和通信定时

系统。

这些器件具有保证最大TTB窗口

指定的输出时钟所有出现的相对

横跨变化输出频率的输入参考时钟，

电源电压，工作温度，输入边缘速率，并

流程。

十八个可配置的输出，每个驱动器传输终止

同时提供任务线阻抗低至50Ω

最小的和指定的输出歪斜的LVTTL电平。输出

被布置在五家银行。银行1至4四个输出允许

1至12中的分段函数，并同时允许

相位调整625-1300 - ps递增高达10.4纳秒。

一输出银行还包括一个独立的时钟

反转功能。反馈区有两路输出，

其允许分频功能的1至12个，并限定

相位调节。这些18的输出的任何一个可以是

连接到反馈输入以及找到其他输入。

可选的参考输入是容错功能，

允许平滑切换到辅助时钟源，当

主时钟源不操作。参考

输入和反馈输入端是可配置的，以适应

无论LVTTL或差分（ LVPECL ）输入。完全

集成的PLL降低抖动，并简化电路板布局。

FBKA +

FBKA-

FBKB +

FBKB-

FBSEL

REFA +

REFA-

REFB +

REFB-

REFSEL

FBF0

FBDS0

FBDS1

FBDIS

4F0

4F1

4DS0

4DS1

DIS4

3F0

3F1

3DS0

3DS1

DIS3

INV3

2F0

2F1

2DS0

2DS1

DIS2

1F0

1F1

1DS0

1DS1

DIS1

LOCK

相

频率。

探测器

滤波器

VCO

控制逻辑

分而相

发电机

实用

框图

Output_Mode

分而

相

SELECT

矩阵

分而

相

SELECT

矩阵

银行反馈

QFA0

QFA1

4银行

4QA0

4QA1

4QB0

4QB1

3QA0

3QA1

3QB0

3QB1

2QA0

2QA1

2QB0

2QB1

1QA0

1QA1

1QB0

1QB1

3银行

分而

相

SELECT

矩阵

2银行

分而

相

SELECT

矩阵

银行1

分而

相

SELECT

矩阵

赛普拉斯半导体公司

文件编号： 38-07127牧师* F

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年8月10日

RoboClock

CY7B993V

CY7B994V

销刀豆网络gurations

100引脚TQFP

FBDS1

FBDS0

FBKB +

FBKA +

FBKB-

FBSEL

FBKA-

VCCQ

26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

VCCN

LOCK

QFA0

QFA1

1QB1

1QB0

1QA1

1QA0

GND

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

GND

3F1

4F1

3F0

4F0

4DS1

3DS1

GND

4QB1

VCCN

4QB0

GND

4QA1

VCCN

4QA0

GND

2DS1

1DS1

VCCQ

4DS0

3DS0

2DS0

1DS0

GND

VCCQ

REFA +

REFA -

REFSEL

REFB-

REFB +

2F0

GND

2QA0

VCCN

2QA1

GND

2QB0

VCCN

2QB1

GND

FBF0

1F0

GND

VCCQ

FBDIS

DIS4

DIS3

CY7B993/4V

GND

VCCN

Output_Mode

VCCQ

文件编号： 38-07127牧师* F

VCCQ

3QA0

3QA1

3QB0

3QB1

GND

2F1

1F1

INV3

DIS1

DIS2

分页： 15 2

RoboClock

CY7B993V

CY7B994V

销刀豆网络gurations

（续）

100引脚BGA

1QB1

1QB0

1QA1

1QA0

QFA0

QFA1

FBKB +

VCCQ

FBKA-

FBKA +

VCCN

VCCQ

FBKB-

FBSEL

REFA +

GND

VCCQ

GND

REFA-

LOCK

4F0

3F1

（ 3_level ）（ 3_level ）

4DS1

(3_level)

3DS1

(3_level)

GND

FBDS1 FBDS0

2F0

（ 3_level ）（ 3_level ）（ 3_level ）

3F0

4F1

（ 3_level ）（ 3_level ）

VCCQ

REFSEL REFB-

4QB1

VCCN

GND

(3_level)

FBF0

(3_level)

VCCN

REFB +

4QB0

VCCN

GND

VCCN

2QA0

4QA1

2DS1

(3_level)

VCCQ

GND

VCCQ

1F0

(3_level)

2QA1

4QA0

1DS1

1DS0

（ 3_level ）（ 3_level ）

VCCQ

GND

VCCQ

产量

MODE FBDIS

(3_level)

INV3

(3_level)

DIS3

2QB0

4DS0

3DS0

2DS0

（ 3_level ）（ 3_level ）（ 3_level ）

2F1

1F1

（ 3_level ）（ 3_level ）

DIS1

VCCN

GND

2QB1

DIS2

VCCN

3QA0

3QA1

GND

3QB0

3QB1

DIS4

引脚德网络nitions

引脚名称

FBSEL

FBKA + ， FBKA-

FBKB + ， FBKB-

[1]

I / O

输入

PIN TYPE

LVTTL

LVTTL /

LVDIFF

引脚说明

反馈输入选择：

当低， FBKA输入选择。高电平时， FBKB

输入被选中。该输入具有内部上拉下来。

反馈输入：

一对由FBSEL选择的输入被用来反馈时钟

输出xQn到相位检测器。锁相环将操作的，这样的上升沿

参考信号和反馈信号排列在相位和频率。这些输入

可以作为差分PECL或单端TTL输入。当作为操作

单端LVTTL输入，互补输入必须悬空。

参考输入：

这些输入可以作为差分PECL或单端TTL操作

基准电压输入到PLL。当作为单端LVTTL输入操作时，完井

甘南输入必须悬空。

参考选择输入：

该REFSEL输入控制如何参考输入

配置。低电平时，它将使用REFA对作为参考输入。当HIGH ，它

将使用REFB对作为基准输入。该输入具有内部上拉下来。

频率选择：

这个输入必须根据标称频率设置（六

喃

）（见

表1）。

反馈输出相位功能选择：

此输入确定的相位函数

反馈银行的QFA [ 0 ： 1 ]输出（见

表3）。

REFA + ， REFA-

REFB + ， REFB-

REFSEL

输入

LVTTL /

LVDIFF

LVTTL

输入

FBF0

输入

3-level

输入

3-level

输入

注意：

1.对于所有的三态输入端，高电平表示为V连接

， LOW指示GND的连接，和MID表示打开的连接。内部端接

电路包含一个未连接的输入V

/2.

文件编号： 38-07127牧师* F

第15 3

RoboClock

CY7B993V

CY7B994V

引脚德网络nitions

（续）

[1]

引脚名称

的FBD [0：1 ]

FBDIS

I / O

输入

PIN TYPE

3-level

输入

LVTTL

引脚说明

反馈分频器功能选择：

这些输入确定QFA0的功能

和QFA1输出（见

表4）。

反馈禁用：

这个输入控制QFA的状态[ 0 ： 1 ] 。高电平时， QFA [ 0 ： 1 ]

被禁用的“ HOLD - OFF”或“ HI -Z ”的状态; Disable状态由下式确定

OUTPUT_MODE 。当低，在QFA [ 0 ： 1 ]启用（见

表5）。

该输入具有

内部上拉下来。

输出相位功能选择：

每对控制各自的相位函数

输出区（见

表3）。

输出分频器功能选择：

每对控制各自的除法功能

输出区（见

表4）。

输出禁用：

每个输入控制各个输出行的状态。当高，

输出银行被禁止的“ HOLD - OFF”或“ HI -Z ”的状态;禁用状态是阻止 -

通过OUTPUT_MODE开采。当过低时，[ 1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用（见

表5）。

这些输入有一个内部上拉了下来。

反转模式：

该输入只影响银行3.当此输入为低电平时，每个输出匹配

对将成为互补（ 3QA0 + ， 3QA1- ， 3QB0 + ， 3QB1- ）。当此输入为

高，在同一行的所有四个输出将被反转。当此输入为MID所有四个

输出将是同相。

PLL锁定指示灯：

当高电平时，此输出指示内部PLL被锁定到

参考信号。当低时，PLL正在尝试获得锁。

输出方式：

该引脚决定了时钟输出“禁止状态。当此输入为

高电平时，时钟输出将禁用高阻抗（Hi -Z ）。当此输入为低电平，

时钟输出将禁用“ HOLD - OFF”模式。当MID ，器件将进入

工厂测试模式。

时钟反馈输出：

这对时钟输出的旨在被连接到所述

FB输入。这些输出有众多的鸿沟，并选择三个选项的调整阶段

求。销和FBF0 ：该功能是由的FBD [1 0 ]的设置来确定。

时钟输出：

这些输出提供了众多的鸿沟和相位选择功能阻止 -

开采由[1： 4] DS [0：1 ]和[1 ：4] F [ 0：1]的输入。

输出缓冲电源：

电源为每个输出对。

内部电源：

电源的内部电路。

设备接地。

在REF输入端可以动态改变。当改变

从一个基准电压输入到另一个相同频率的，

PLL被优化，以确保在时钟输出期间将

不小于所计算的系统预算（叔

民

= t

REF

（标称参考时钟周期） - 吨

CCJ

（周期到周期抖动） -

PDEV

（最大时间差）），而重新获得锁。

压控振荡器，控制逻辑，分频器和鉴相发电机

该VCO接受来自PLL滤波器的模拟控制输入

块。 FS的控制引脚设置决定的名义

在除以一个输出的工作频率范围（F

喃

)

该装置。 F

喃

直接关系到VCO的频率。

有两个版本：一个低速设备（ CY7B993V ）

其中f

喃

从12兆赫至100兆赫和范围

高速器件（ CY7B994V ），范围从24 MHz到

200兆赫。在FS设置为每个设备示于

表1中。

这架F

喃

频率被看到的“分频1 ”输出。为

该CY7B994V ，上部F

喃

范围为96 MHz至

200兆赫。

[1:4]F[0:1]

[1： 4] DS [0：1 ]

DIS [1： 4]

输入

3-level

输入

3-level

输入

LVTTL

INV3

输入

3-level

输入

LOCK

LVTTL输出

3-Level

输入

OUTPUT_MODE输入

QFA [0：1 ]

LVTTL输出

[1 ： 4 ] Q [ A：B ] [0 ： 1 ]

VCCN

VCCQ

GND

LVTTL输出

PWR

框图描述

相位频率检测器和过滤器

这两个块接受来自REF输入信号（ REFA + ，

REFA- ， REFB +或REFB- ）和FB输入（ FBKA +

FBKA- ， FBKB +或FBKB- ）。修正信息，然后

产生的控制电压控制频率

振荡器（VCO）。这两个块，以及压控振荡器，形式

一个PLL跟踪输入REF信号。

该CY7B993V / 994V有一个灵活的REF和FB输入

方案。这些输入允许使用差分

LVPECL或单端LVTTL输入。配置为

单端LVTTL输入，互补引脚必须

悬空（内部上拉至1.5V ）。另一个输入引脚可以

然后可以用作LVTTL输入。在REF输入也

耐热插入。

文件编号： 38-07127牧师* F

第15 4

RoboClock

CY7B993V

CY7B994V

表1.频率范围选择

CY7B993V

喃

（兆赫）

[2]

低

MID

高

分钟。

马克斯。

100

CY7B994V

喃

（兆赫）

分钟。

马克斯。

100

200

[1:4]F1

表3.输出偏斜选择功能

功能

SELECTS

[1:4]F0

和

FBF0

输出偏移功能

馈

后

银行

Bank1

Bank2

Bank3

Bank4

低

MID

高

低

MID

高

低

MID

高

低

MID

高

–4t

–3t

–2t

–1t

+1t

+2t

+3t

+4t

–4t

–3tu

–2t

–1t

+1t

+2t

+3t

+4t

–8t

–7t

–6t

BK1

[3]

BK2

[3]

+6t

+7t

+8t

–8t

–7t

–6t

BK1

[3]

BK2

[3]

+6t

+7t

+8t

–4t

0tu

+4t

时间单位定义

可选择的扭斜是在单位时间的离散增量（叔

）。该

的吨价

由FS设置和最大测定

标称输出频率。该方程被用来

确定吨

值如下：

= 1/(f

喃

*N).

N是其由FS所确定的乘积因子

设置。 F

喃

是该装置的额定频率。 N定义

表2中。

表2 n因子的测定

CY7B993V

低

MID

高

喃

（兆赫）为

其中T

= 1.0纳秒

15.625

31.25

62.5

CY7B994V

喃

（兆赫）为

其中T

= 1.0纳秒

31.25

62.5

125

表4.输出分频器功能

功能

SELECTS

[1： 4] DS1

和

FBDS1

[1： 4]的DS0

和

FBDS0

银行

输出分频器功能

银行

馈

后

银行

分裂和相位选择矩阵

分而相位选择矩阵是由五个

独立银行：四家银行的时钟输出和一个银行

反馈。每个时钟输出行具有两对

低偏移，高扇出缓冲器的输出（ [1 ： 4 ] Q [ A：B ] [0 ： 1 ] ）， 2

相位函数选择输入（[1 ：4] F [ 0：1] ），两个分配器的功能

选择（ [1： 4] DS [0： 1]），以及一个输出禁止（DIS [1： 4 ]）。

反馈银行有一对低偏移，高扇出的

输出缓冲器（ QFA [0： 1]）。一这些输出可以连接

所选择的反馈输入（ FBK [A ： B] ± ）。这种反馈

银行也有一相功能选择输入（ FBF0 ），两个

分功能选择FSDS [ 0 ： 1 ] ，和一个输出禁用

（ FBDIS ）。

了由相位函数所选择的阶段的功能

选择引脚如图

表3中。

除法能力

每个存储体示于

表4 。

低

MID

高

低

MID

高

低

MID

高

低

MID

高

/10

/12

/10

/12

/10

/12

/10

/12

/10

/12

图1

示出可编程的定时关系

歪斜输出。所有时间测量相对于REF与

用于反馈的输出编程0吨

歪斜。该

PLL自然对齐FB输入和REF的上升沿

输入。如果用于反馈的输出被编程为

另一个偏斜位置，那么整个吨

矩阵将转向

对于REF 。例如，如果输出用于反馈

被编程以移动-8T

的话，整个矩阵被移位

通过8吨转发时间

。这样的输出编程8吨

歪斜将有效地歪斜16吨

相对于REF 。

注意事项：

2.要在FS设置的级别由“虚”的工作频率来确定（F

喃

）中的V

和相位发生器。 F

喃

总是出现在输出时

输出操作中的未分割模式。在REF和FB是在f

喃

当连接到FB输出守不住。

3. BK1 ， BK2表示以下的Bank1和池Bank2 ，分别的倾斜设置。

文件编号： 38-07127牧师* F

第15个5

RoboClock

CY7B993V ， CY7B994V

高速多相位锁相环时钟缓冲器

特点

■

功能说明

该CY7B993V和CY7B994V高速多相位锁相环

时钟缓冲器提供用户可选的控制系统时钟

功能。这种多路输出的时钟驱动器提供系统

积分器具有必要的功能，以优化的定时

高性能的计算机和通信系统。

这些器件具有保证最大TTB窗口

指定的输出时钟所有出现的相对

横跨变化输出频率的输入参考时钟，

电源电压，工作温度，输入边缘速率，并

流程。

十八个可配置的输出，每个驱动器终止

用阻抗低至50同时提供传输线

最小的和指定的输出歪斜的LVTTL电平。的输出是

排列五家银行。银行1至4四个输出允许鸿沟

函数为1 12 ，同时允许相

在625 ps至1300 ps的增量调整至10.4纳秒。一

输出银行还包括一个独立的时钟反相

功能。反馈区有两个输出，其

允许分频功能的1至12个，并限定相

调整。这些18的输出的任何一个可以是

连接到反馈输入以及找到其他输入。

可选的参考输入是容错功能，允许

平滑切换到辅助时钟源，当

主时钟源不操作。基准输入

和反馈输入可配置为同时容纳

LVTTL或差分（ LVPECL ）输入。完全

集成的PLL降低抖动，并简化电路板布局。

500 ps的最大总时序预算（ TTB ）窗口

12兆赫至100兆赫（ CY7B993V ），或24兆赫至200兆赫

（ CY7B994V ）输入/输出操作

一对匹配输出偏斜< 200 PS

零输入至输出延迟

18 LVTTL输出驱动50终止线

16输出频率为200 MHz ：商用温度

6输出频率为200 MHz ：工业级温度

3.3V LVTTL / LVPECL ，容错和热可插入

参考输入

在625 PS / 1300 ps的相位调整步骤高达± 10.4纳秒

1-6乘法/除法比率，8，10 ， 12

各个输出禁止银行

输出高阻抗选项用于测试目的

完全集成的锁相环（ PLL ）与锁定指示灯

<50 - ps的典型周期到周期抖动

单3.3V ± 10 ％电源

100引脚TQFP封装

100引脚BGA封装

赛普拉斯半导体公司

文件编号： 38-07127牧师*

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年4月26日

[+ ]反馈

RoboClock

CY7B993V ， CY7B994V

逻辑框图

FBKA +

FBKA-

FBKB +

FBKB-

FBSEL

REFA +

REFA-

REFB +

REFB-

REFSEL

FBF0

FBDS0

FBDS1

FBDIS

4F0

4F1

4DS0

4DS1

DIS4

3F0

3F1

3DS0

3DS1

DIS3

INV3

2F0

2F1

2DS0

2DS1

DIS2

1F0

1F1

1DS0

1DS1

DIS1

LOCK

相

频率。

探测器

滤波器

VCO

控制逻辑

分而相

发电机

Output_Mode

分而

相

SELECT

矩阵

分而

相

SELECT

矩阵

银行反馈

QFA0

QFA1

4银行

4QA0

4QA1

4QB0

4QB1

3QA0

3QA1

3QB0

3QB1

2QA0

2QA1

2QB0

2QB1

1QA0

1QA1

1QB0

1QB1

3银行

分而

相

SELECT

矩阵

2银行

分而

相

SELECT

矩阵

银行1

分而

相

SELECT

矩阵

文件编号： 38-07127牧师*

第18页2

[+ ]反馈

RoboClock

CY7B993V ， CY7B994V

功能................................................. .............................. 1

功能说明................................................ 1 .......

逻辑框图............................................... 2 ...........

目录................................................. ............................. 3

引脚分配................................................. ............................... 4

框图说明............................................... 6

相位频率检测器和过滤器............................ 6

压控振荡器，控制逻辑，分频器和鉴相发电机...... 6

时间单位定义............................................... 7 ........

划分和阶段选择矩阵.................................... 7

输出禁用描述............................................ 8

INV3引脚功能............................................... .......... 9

锁定检测输出说明..................................... 9

工厂测试模式说明..................................... 9

安全工作区............................................... ...... 9

绝对最大条件........................................ 10

经营范围................................................ ................ 10

电气特性................................................ ... 10

开关特性

.................................................11

AC时序图

..........................................................13

订购信息................................................ ......... 14

包图................................................ ............. 15

文档历史记录页............................................... ..... 17

销售，解决方案和法律信息......................... 18

全球销售和设计支持.......................... 18

产品................................................. ...................... 18

的PSoC解决方案................................................ ............ 18

文件编号： 38-07127牧师*

第18页3

[+ ]反馈

RoboClock

CY7B993V ， CY7B994V

引脚配置

图1.引脚图 - 100引脚TQFP

FBDS1

FBDS0

FBKB +

FBKA +

FBKB-

FBSEL

FBKA-

VCCQ

26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

VCCN

LOCK

QFA0

QFA1

1QB1

1QB0

1QA1

1QA0

GND

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

GND

3F1

4F1

3F0

4F0

4DS1

3DS1

GND

4QB1

VCCN

4QB0

GND

4QA1

VCCN

4QA0

GND

2DS1

1DS1

VCCQ

4DS0

3DS0

2DS0

1DS0

GND

VCCQ

REFA +

REFA -

REFSEL

REFB-

REFB +

2F0

GND

2QA0

VCCN

2QA1

GND

2QB0

VCCN

2QB1

GND

FBF0

1F0

GND

VCCQ

FBDIS

DIS4

DIS3

CY7B993/4V

GND

3QA0

3QA1

3QB0

3QB1

INV3

2F1

1F1

DIS1

DIS2

GND

VCCN

VCCQ

VCCN

VCCQ

文件编号： 38-07127牧师*

Output_Mode

VCCQ

GND

第18页4

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RoboClock

CY7B993V ， CY7B994V

引脚配置

（续）

图2.引脚图 - 100引脚BGA

1QB1

1QB0

1QA1

1QA0

QFA0

QFA1

FBKB +

VCCQ

FBKA-

FBKA +

VCCN

VCCQ

FBKB-

FBSEL

REFA +

GND

VCCQ

GND

REFA-

LOCK

4F0

3F1

（ 3_level ）（ 3_level ）

4DS1

(3_level)

3DS1

(3_level)

GND

FBDS1 FBDS0

2F0

（ 3_level ）（ 3_level ）（ 3_level ）

3F0

4F1

（ 3_level ）（ 3_level ）

VCCQ

REFSEL REFB-

4QB1

VCCN

GND

(3_level)

FBF0

(3_level)

VCCN

REFB +

4QB0

VCCN

GND

VCCN

2QA0

4QA1

2DS1

(3_level)

VCCQ

GND

VCCQ

1F0

(3_level)

2QA1

4QA0

1DS1

1DS0

（ 3_level ）（ 3_level ）

VCCQ

GND

VCCQ

产量

MODE FBDIS

(3_level)

INV3

(3_level)

DIS3

2QB0

4DS0

3DS0

2DS0

（ 3_level ）（ 3_level ）（ 3_level ）

2F1

1F1

（ 3_level ）（ 3_level ）

DIS1

VCCN

GND

2QB1

DIS2

VCCN

3QA0

3QA1

GND

3QB0

3QB1

DIS4

表1.引脚定义

[1]

引脚名称

FBSEL

FBKA + ， FBKA-

FBKB + ， FBKB-

I / O

输入

PIN TYPE

引脚说明

LVTTL

反馈输入选择。

当低， FBKA输入选择。高电平时， FBKB

输入被选中。该输入具有内部上拉下来。

LVTTL /

反馈输入。

一对由FBSEL选择的输入被用来反馈时钟

LVDIFF输出xQn到相位检测器。在PLL工作的，这样的上升沿

参考信号和反馈信号排列在相位和频率。这些输入

可以作为差分PECL或单端TTL输入。当作为操作

单端LVTTL输入，互补输入必须悬空。

LVTTL /

参考输入。

这些输入可以作为差分PECL或单端TTL操作

LVDIFF基准电压输入到PLL。当作为单端LVTTL输入操作时，完井

甘南输入必须悬空。

LVTTL

参考选择输入。

该REFSEL输入控制如何参考输入

配置。低当，它采用了REFA对作为参考输入。当高，它使用

该REFB对作为基准输入。该输入具有内部上拉下来。

3-level

频率选择。

这个输入必须根据标称频率设置（六

喃

）（见

输入

表2）。

3-level

反馈输出相位功能选择。

此输入确定的相位函数

输入

反馈银行的QFA [ 0 ： 1 ]输出（见

表4）。

REFA + ， REFA-

REFB + ， REFB-

REFSEL

输入

FBF0

输入

记

1.对于所有的三态输入端，高电平表示为V连接

， LOW指示GND的连接，和MID表示打开的连接。内部端接

电路包含一个未连接的输入V

/2.

文件编号： 38-07127牧师*

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