初步
RoboClock
CY7B9945V
高速多相位锁相环时钟缓冲器
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
该CY7B9945V高速多相PLL时钟缓冲器报价
用户可选择的控制系统时钟的功能。这种多
输出时钟驱动程序提供的功能与系统集成商
要优化的高性能计算机的定时
和通信系统。
该器件具有保证最大TTB窗口试样
fying的输出时钟所有出现。这包括输入
横跨的变化输出频率的基准时钟，供给
电压，工作温度，输入边缘速率和过程。
十大配置输出每个驱动器的传输终止
线阻抗的同时提供最低低至50W
和指定的输出歪斜的LVTTL电平。的输出是
布置在四个和六个输出两行。这些银行
使1个分频功能12 ，以在625相位调整
PS- 1300 PS增量高达± 10.4纳秒。专用反馈
输出使分频功能的1至12个，并限定
相位调节。然而，如果需要的话，在10中的任一项
输出可以被连接到反馈输入以及驱动
其他投入。
可选择的参考输入是一种容错功能，使
切换到辅助时钟源的平稳变化时，
主时钟源不操作。基准输入
和反馈输入可配置为同时容纳
LVTTL或差分（ LVPECL ）输入。完全
集成的PLL降低抖动，并简化电路板布局。
500 ps的最大总时序预算 （ TTB ）窗口
24-200 MHz的输入和输出操作
低输出输出偏斜< 200 PS
10 + 1 LVTTL输出驱动50W终止线
专用的反馈输出
阶段调整一千三分之六百二十五PS步骤达到10.4纳秒
3.3V LVTTL / LVPECL ，容错和热插入
参考输入
乘或除的1-6个，8个，10个的比例，和12
各个输出禁止银行
输出高阻抗选项用于测试目的
集成锁相环（ PLL），以锁定指示
低循环周期抖动（ <100 PS峰 - 峰）
3.3V操作
工业温度范围： -40 ° C至+ 85°C
52引脚1.4毫米TQFP封装
逻辑框图
FS
3
REFA +
REFA-
LO C k的
REFB +
REFB-
REFSEL
FBK
模式
FBF0
FBDS0
FBDS1
PLL
3
3
3
四身份证电子
和
相
发E乐（C T）
QF
1F0
1F1
1D S0
1D S1
1F2
1F3
3
3
3
3
3
3
d为1
1Q 0
1Q 1
四身份证电子
和
相
发E乐（C T）
1Q 2
1Q 3
2Q 0
2F0
2F1
2D秒0
2D S1
3
3
3
3
2Q 1
四身份证电子
和
相
发E乐（C T）
2Q 2
2Q 3
2Q 4
2Q 5
d为2
赛普拉斯半导体公司
文件编号： 38-07336牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年6月21日
[+ ]反馈
初步
CY7B9945V
引脚配置
52 51 50 49 48 47 46 45 44 43 42 41 40
2F1
2F0
2DS1
摹ND
2Q 0
VCCN
2Q 1
2Q 2
VCCN
2Q 3
摹ND
1DS1
2DS0
1
39
2
38
3
37
4
36
5
35
6
34
7
33
8
32
9
31
10
30
11
29
12
28
13
27
14 15 16 17 18 19 20 21 22 23 24 25 26
REFA-
REFSEL
REFB-
REFB +
1F2
FS
摹ND
1Q 2
VCCN
1Q 3
FBF0
1F0
VCCQ
CY7B9945V
GND
GND
VCCN
GND
模式
1F3
1F1
2Q4
DIS1
2Q5
1DS0
文件编号： 38-07336牧师* F
VCCQ
DIS2
REFA +
FBDS1
FBDS0
VCCQ
VCCN
VCCN
LOCK
GND
GND
FBK
1Q0
1Q1
QF
第11 2
[+ ]反馈
初步
CY7B9945V
引脚德网络nitions
针
34
40,39,
36,37
38
FS
REFA + ， REFA-
REFB + ， REFB-
REFSEL
名字
IO
输入
输入
TYPE
描述
三级
频率选择。
这个输入必须根据标称频率设置
输入
(f
喃
） 。看
表1中。
LVTTL /
LVDIFF
LVTTL
参考输入。
这些输入可以作为差分PECL或操作
单端TTL参考输入到PLL 。当作为操作
单端LVTTL输入，互补输入处于打开状态。
参考选择输入。
该REFSEL输入控制的结构
参考输入低电平时，它使用REFA对作为参考输入。当
高电平时，它使用REFB对作为基准输入。该输入具有内部
下拉电阻。
反馈输入时钟。
在PLL工作的，这样的上升沿
参考信号和反馈信号排列在相位和频率。该引脚
提供时钟输出QF反馈到相位检测器。
输入
42
FBK
输入
LVTTL
28,18, 1F[0:3], 2F[0:1]
35,17, 2,
1
19,26
DIS [1： 2]
输入
三级
输出相位功能选择。
每对确定的相位
输入
输出相应的银行。看
表3中。
LVTTL
输出禁用。
每个输入控制各个输出行的状态。
高电平时，输出银行被禁止，以保持关闭或高阻状态;该
禁用状态由模式决定的。低电平时，输出1Q [ 0 ： 3 ]和2Q [ 0 ： 5 ]
被启用。看
表5 。
输入
14,12,
13,3
29
50,51
[ 1:2 ]的DS [0：1 ]
FBF0
的FBD [0：1 ]
输入
输入
输入
产量
三级
输出分频器功能选择。
每对确定的分压比
输入
输出相应的银行。看
表4 。
三级
反馈输出相位功能选择。
此输入确定的相位
输入
在QF输出。看
表3中。
三级
反馈分频器输出功能选择。
此输入确定的除法
输入
比QF输出。看
表4 。
LVTTL
时钟输出，可调节阶段和f
喃
分频比。
输出
频率和相位是由[ 1:2 ]确定的DS [ 0：1] ，和1F [0：3 ]和
2F [0：1 ] ，分别。看
表3
和
表4 。
反馈时钟输出。
这个输出被连接到FBK输入。输出
和FBF0 ，分别为：频率和相位是通过的FBD [1 0]来确定。
SEE
表3
和
表4 。
PLL锁定指示灯。
当HIGH ，这个输出表示内部PLL是
锁定到参考信号。时为低，则表明该PLL被尝试
获得锁
48,46, 1Q[0:3], 2Q[0:5]
32,30,
5,7,8,10
, 20,22
44
QF
产量
LVTTL
52
LOCK
产量
LVTTL
25
模式
输入
三级
该引脚决定了时钟输出“禁止状态。
当此输入为
输入
高电平时，时钟输出禁用高阻抗状态（高阻） 。当此
输入为低电平时，时钟输出禁止以保持关闭状态。当中旬，
设备进入工厂测试模式。
PWR
电源的输出缓冲器
6,9,21,
31, 45,
47
16,27,
41
VCCN
VCCQ
PWR
PWR
电源的内部电路
接地装置
4,11,15 ， GND
23,24,
33,43,4
9
文件编号： 38-07336牧师* F
第11 3
[+ ]反馈
初步
CY7B9945V
框图描述
在PLL调整相位和输出信号的频率
以减少基准之间的延迟（ REFA / B +
REFA / B- ）和反馈（ FB）的输入信号。
该CY7B9945V具有灵活的REF输入方案。这些输入
允许使用差分LVPECL或单结束
LVTTL输入。配置为单端LVTTL输入，离开
互补引脚开路（内拉至1.5V ） ，那么
其他输入引脚用作LVTTL输入。在REF输入也
耐热插入。
在REF输入动态改变。当更改
一个参考输入端，以同样的其他参考输入
频率，PLL被优化，以确保在时钟输出
周期不大于计算出的系统预算少（ TMIN =
TREF （标称基准期） - tCCJ （周期间抖动） -
tPDEV （最大偏差期） ），而重新获得锁。
FS的控制引脚设置决定的名义运营
的鸿沟所的一个输出（对于fNOM ）频率范围
装置。对于fNOM是直接相关的VCO频率。在FS
设置该装置示于
表1中。
对于CY7B9945V的
上对于fNOM范围为96 MHz至200 MHz的。
表1.频率范围选择
FS
[1]
低
MID
高
f
喃
（兆赫）
民
24
48
96
最大
52
100
200
1F [0：1 ]，即1Q的[2： 3]被1F控制[2： 3]和2Q的[0： 5]
由2F控制[0：1 ] 。
高扇出反馈输出缓冲器（QF ）连接到
反馈输入（ FBK ） 。这种反馈输出有一相
功能选择输入（ FBF0 ）和两个分频功能选择
的FBD [0：1 ] 。
了由相位函数所选择的阶段的功能
选择引脚如图
表3中。
除法能力为每
银行示于
表4 。
表3.输出相位选择
控制信号
1F1
1F0
1F3
1F2
2F1
2F0
FBF0
低
低
低
MID
低
高
MID
低
MID
MID
MID
高
高
低
高
MID
高
高
输出相位函数
1Q[0:1]
1Q[2:3]
2Q[0:5]
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
–8t
U
–7t
U
–6t
U
BK1Q [0：1 ]
[2]
0t
U
BK1Q [2： 3]
[2]
+6t
U
+7t
U
+8t
U
QF
–4t
U
不适用
不适用
不适用
0t
U
不适用
不适用
不适用
+4t
U
表4.输出分频比选择
控制信号
[ 1:2 ]的DS1
[ 1:2 ]的DS0
和FBDS1
和
FBDS0
低
低
低
MID
低
高
MID
低
MID
MID
MID
高
高
低
高
MID
高
高
输出分频器功能
Bank1
Bank2
反馈
时间单位定义
可选择的扭斜是在单位时间的离散增量（叔
U
） 。该
的吨价
U
由FS设置和最大测定
标称输出频率。该公式确定吨
U
价值
如下：
t
U
= 1/(f
喃
*N).
N是由所述的FS设定确定的乘法因子。
f
喃
是该装置的额定频率。 N被定义
表2中。
表2 n因子的测定
FS
低
MID
高
N
32
16
8
CY7B9945V
f
喃
（兆赫），在该吨
U
= 1.0纳秒
31.25
62.5
125
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
分裂和相位选择矩阵
除法选择矩阵是由三个独立的
银行：两个时钟输出，一个用于反馈。相
选择矩阵，使自主相位调节
1Q [0：1 ] ， 1Q [2： 3]和2Q [0： 4] 。 1Q的频率[0：3 ]是
而2Q的频率[0： 5]是：由1DS [1 0]控制
通过2DS控制[0：1 ] 。 1Q的相位[0：1 ]，通过控制
图1
示出的可编程的歪斜的定时关系
输出。所有时间测量相对于REF与
用于反馈输出编程0吨
U
歪斜。该PLL
自然对齐FB输入和REF输入的上升沿。如果
用于反馈的输出被编程为另一种歪斜
位置，则整个吨
U
转移矩阵相对于REF 。为
例如，如果用于反馈的输出被编程以移动
-4tU ，那么整个矩阵前移时刻由4tU 。
因此，与歪斜4tU编程的输出会是有效的
倾斜8吨
U
相对于REF 。
文件编号： 38-07336牧师* F
第11 4
[+ ]反馈
初步
CY7B9945V
图1.典型的输出与FB连接到一个零偏移输出
[3]
U
t
0
– 6t
U
t
0
– 5t
U
t
0
– 4t
U
t
0
– 3t
U
t
0
– 2t
U
t
0
– 8t
U
t
0
– 7t
U
t
0
– 1t
U
U
U
U
U
U
U
t
0
+7t
FBInput
REFInput
1F[1:0]
1F[3:2]
（不适用）
（不适用）
（不适用）
LL
LM
LH
ML
MM
MH
HL
HM
HH
（不适用）
（不适用）
（不适用）
2F[1:0]
LL
LM
LH
（不适用）
（不适用）
（不适用）
（不适用）
MM
（不适用）
（不适用）
（不适用）
（不适用）
HL
HM
HH
–8t
U
–7t
U
–6t
U
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
+6t
U
+7t
U
+8t
U
输出禁用描述
每个输出组的输出端可以独立地放入
HOLD OFF或者高阻抗状态。的组合
MODE和DIS [1 ： 2 ]输入确定时钟输出“状态
每个银行。当该DIS [ 1:2 ]为低时，对所述输出
相应的银行已启用。当DIS的[ 1:2 ]为高电平时，
对于该组的输出被禁止为高阻抗（ Hi- Z）或
HOLD OFF状态。
表5
定义残疾人输出功能。
保持OFF状态省电功能。输出银行
被禁用的HOLD OFF状态的最大六个输出的
时钟周期从时间的禁止输入端是高电平。当
禁止在HOLD OFF状态时，输出驱动为逻辑
低状态对他们的下降沿。这样，就可以了
输出时钟停止无故障。当银行
输出被禁用，以Hi-Z状态，输出相应的银行
马上去HI -Z 。
表5. DIS [ 1:2 ]的功能
模式
HIGH / LOW
高
低
MID
DIS [1： 2]
低
高
高
X
1Q[0:3], 2Q[0:5]
启用
高阻
HOLD -OFF
工厂测试
笔记
1. FB连接到选择为“零”歪斜（即FBF0 = MID或者XF [1：0 ] = MID）的一个输出。
2. FS设置的级别由“虚”的工作频率（f确定
喃
）中的V
CO
和相位发生器。 F
喃
总是出现在输出时的输出
工作在不分割模式。在REF和FB是在f
喃
当连接到FB输出守不住。
3. BK1Q表示下面的说明1寄存器组的输出歪斜设置。
4.这些输入通常连接到V
CC
， GND或悬空（实际阈值电压变化为V的百分比
CC
） 。内部终端电阻持有
未连接的输入在V
CC
/ 2 。如果这些输入被切换时，输出的功能和定时可以毛刺和PLL可能需要额外吨
LOCK
时间之前
所有的数据表限制得以实现。
5.这是用于非三电平输入。
文件编号： 38-07336牧师* F
t
0
+8t
t
0
+1t
t
0
+2t
t
0
+3t
t
0
+4t
t
0
+5t
t
0
+6t
t
0
U
第11个5
[+ ]反馈
RoboClock
CY7B9945V
高速多相位锁相环时钟缓冲器
特点
500 ps的最大值。总时序预算 （ TTB ）窗口
24-200 MHz的输入/输出操作
低输出输出偏斜< 200 PS
10 + 1 LVTTL输出驱动50Ω端接线路
专用的反馈输出
阶段调整一千三分之六百二十五PS步骤达到10.4纳秒
3.3V LVTTL / LVPECL ，容错和热插入
参考输入
的1-6个，8个，10个和12个乘法/除法比率
各个输出禁止银行
用于测试目的的输出高阻抗选项
集成锁相环（PLL），以锁定指示
低循环周期抖动（ <100 PS峰 - 峰）
3.3V操作
工业温度范围： -40 ° C至+ 85°C
52引脚1.4毫米TQFP封装
该多路输出时钟驱动器提供系统
积分器具有必要的功能，以优化的定时
高性能的计算机和通信系统。
该器件具有保证最大TTB窗口
指定的输出时钟所有出现的相对
横跨变化输出频率的输入参考时钟，
电源电压，工作温度，输入边缘速率，并
流程。
十大配置输出每个驱动器的传输终止
线阻抗的同时提供最低低至50Ω
和指定的输出歪斜的LVTTL电平。的输出是
布置在四个和六个输出两行。这些银行
允许的1分频功能，以如图12所示，在相位调整
625 -PS -1300 - ps递增高达± 10.4纳秒。专用
反馈输出使分频功能的1至12个，并
有限的相位调节。然而，如果需要的话，对任何一个
10的输出可以被连接到反馈输入以及
驾驶其他投入。
可选的参考输入是一个容错功能，
允许在二级时钟源，当平滑改变
主时钟源不操作。参考
输入和反馈输入端是可配置的，以适应
无论LVTTL或差分（ LVPECL ）输入。完全
集成的PLL降低抖动，并简化电路板布局。
功能说明
该CY7B9945V高速多相PLL时钟缓冲器
提供对系统时钟的功能可由用户选择的控制。
框图
FS
引脚配置
3
REFA +
REFA-
LOCK
GND
REFB-
REFSEL
FBK
模式
52 51 50 49 48 47 46 45 44 43 42 41 40
2F1
2F0
2DS1
GND
2Q0
VCCN
2Q1
2Q2
VCCN
2Q3
GND
1DS1
2DS0
1
39
2
38
3
37
4
36
5
35
6
34
7
33
8
32
9
31
10
30
11
29
12
28
13
27
14 15 16 17 18 19 20 21 22 23 24 25 26
REFA-
REFSEL
REFB-
REFB +
1F2
FS
GND
1Q2
VCCN
1Q3
FBF0
1F0
VCCQ
FBF0
FBDS0
FBDS1
3
3
3
DIVIDE
和
相
SELECT
QF
CY7B9945V
1F0
1F1
1DS0
1DS1
1F2
1F3
3
3
3
3
3
3
DIS1
1Q0
1Q1
DIVIDE
和
相
SELECT
1Q2
1Q3
1DS0
1F3
1F1
2Q4
DIS1
2Q5
QF
PLL
FBK
1Q0
1Q1
REFB +
GND
LOCK
2Q0
2F0
2F1
2DS0
2DS1
3
3
3
3
2Q1
DIVIDE
和
相
SELECT
2Q2
2Q3
2Q4
2Q5
DIS2
赛普拉斯半导体公司
文件编号： 38-07336牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年7月24日
模式
GND
GND
VCCQ
VCCN
GND
DIS2
REFA +
FBDS1
FBDS0
VCCQ
VCCN
VCCN
RoboClock
CY7B9945V
引脚德网络nitions
针
34
40,39,
36,37
38
FS
REFA + ， REFA-
REFB + ， REFB-
REFSEL
名字
I / O
输入
输入
TYPE
描述
三电平
频率选择。
这个输入必须根据标称频率设置
输入
(f
喃
） 。看
表1中。
LVTTL /
LVDIFF
LVTTL
参考输入。
这些输入可以作为差分PECL或操作
单端TTL参考输入到PLL 。当作为操作
单端LVTTL输入，互补输入必须悬空。
参考选择输入。
该REFSEL输入控制如何参考输入
配置。低电平时，它将使用REFA对作为参考输入。
高电平时，它将使用REFB对作为参考输入。该输入具有
内部上拉下来。
反馈输入时钟。
锁相环将操作的，使得所述上升沿
参考信号和反馈信号排列在相位和频率。这
引脚用于反馈的时钟输出QF至相位检测器。
输入
42
FBK
输入
LVTTL
28,18,
35,17,
2, 1
19,26
1F[0:3], 2F[0:1]
输入
三电平输入
输出相位功能选择。
每对确定的相位
输出相应的银行。看
表3中。
LVTTL
输出禁用。
每个输入控制各个输出行的状态。
高电平时，输出银行被禁止以“ HOLD - OFF”或“高Z”状态;
禁用状态由模式决定的。低电平时，输出1Q [ 0 ： 3]
2Q [0： 4]被启用。看
表5 。
DIS [1： 2]
输入
14,12,
13,3
29
50,51
[ 1:2 ]的DS [0：1 ]
FBF0
的FBD [0：1 ]
输入
输入
输入
产量
三电平输入
输出分频器功能选择。
每对确定的分压比
输出相应的银行。看
表4 。
三电平输入
反馈输出相位功能选择。
此输入确定的相
资历架构的输出。看
表3中。
三电平输入
反馈分频器输出功能选择。
此输入确定的
资历架构输出分频比。看
表4 。
LVTTL
时钟输出，可调节阶段和f
喃
分频比。
该
输出频率和相位是由[ 1:2 ]确定的DS [ 0：1] ，和1F [0：3 ]
和2F [0：1 ] ，分别。看
表3
和
表4 。
反馈时钟输出。
这个输出被设计为连接到FBK
输入。和：输出频率和相位是通过的FBD [1 0]确定
FBF0分别。
见表3和4 。
PLL锁定指示灯。
当HIGH ，这个输出显示内部PLL是
锁定到参考信号。时为低，则表示该锁相环是
尝试获取锁
48,46, 1Q[0:3], 2Q[0:5]
32,30,
5,7,8,10
, 20,22
44
QF
产量
LVTTL
52
LOCK
产量
LVTTL
25
模式
输入
三电平输入
该引脚决定了时钟输出“禁止状态。
当此输入为
HIGH ，时钟输出将禁用高阻抗状态（高阻） 。当
该输入为低电平时，时钟输出将禁用HOLD -OFF模式。当
中旬，设备将进入工厂测试模式。
PWR
电源的输出缓冲器
6,9,21,
31, 45,
47
16,27,
41
VCCN
VCCQ
PWR
PWR
电源的内部电路
接地装置
4,11,15 ， GND
23,24,
33,43,4
9
文件编号： 38-07336牧师* D
第10 2
RoboClock
CY7B9945V
框图描述
在PLL调整相位和其输出的频率
信号以最小化（参考之间的延迟REFA / B +
REFA / B- ）和反馈（ FB）的输入信号。
该CY7B9945V具有灵活的REF输入方案。这些
输入允许使用差分LVPECL或
单端LVTTL输入。配置为单端
LVTTL输入，互补脚必须悬空（间
应受拉至1.5V） ，那么其他的输入引脚可以用作
一个LVTTL输入。在REF输入也宽容热
插入。
在REF输入端可以动态改变。当改变
从一个参考输入的其它参考输入
相同的频率，PLL被优化，以确保在时钟
输出期间也不会小于计算出的系统
预算（T
民
= t
REF
（标称基准期） - 吨
CCJ
（周期间抖动） - 吨
PDEV
（最大时间差） ），而
重新获得锁。
FS的控制引脚设置决定的名义运营
在除以一个输出的频率范围（F
喃
）的
装置。 F
喃
直接关系到VCO的频率。在FS
设置该装置示于
表1中。
对于CY7B9945V的
上F
喃
范围为96 MHz至200 MHz的。
表1.频率范围选择
FS
[1]
低
MID
高
f
喃
（兆赫）
分钟。
24
48
96
马克斯。
52
100
200
1Q的相位[0：1 ]，通过1F控制[0：1 ]，即1Q的[2： 3]是
通过1F控制[2： 3]和2Q的[0： 5 ]，通过控制
2F[0:1].
高扇出的反馈输出缓冲器（ QF ）可以连接到
反馈输入（ FBK ） 。这种反馈输出也有一个
相功能选择输入（ FBF0 ）和两个分频功能
选择的FBD [0：1 ] 。
了由相位函数所选择的阶段的功能
选择引脚如图
表3中。
除法能力
每个存储体示于
表4 。
表3.输出相位选择
控制信号
1F1
1F0
1F3
1F2
2F1
2F0
FBF0
低
低
低
MID
低
高
MID
低
MID
MID
MID
高
高
低
高
MID
高
高
输出相位函数
1Q[0:1]
1Q[2:3]
2Q[0:5]
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
–8t
U
–7t
U
–6t
U
BK1Q [0：1 ]
[2]
0t
U
BK1Q [2： 3]
[2]
+6t
U
+7t
U
+8t
U
QF
–4t
U
不适用
不适用
不适用
0t
U
不适用
不适用
不适用
+4t
U
表4.输出分频比选择
控制信号
[ 1:2 ]的DS1
[ 1:2 ]的DS0
和FBDS1
和
FBDS0
低
低
低
MID
低
高
MID
低
MID
MID
MID
高
高
低
高
MID
高
高
输出分频器功能
Bank1
Bank2
反馈
时间单位定义
可选择的扭斜是在单位时间的离散增量（叔
U
） 。该
的吨价
U
由FS设置和最大测定
标称输出频率。该方程被用来
确定吨
U
值如下：
t
U
= 1/(f
喃
*N).
N是其由FS所确定的乘积因子
设置。 F
喃
是该装置的额定频率。 N定义
in
表2中。
表2 n因子的测定
FS
低
MID
高
N
32
16
8
CY7B9945V
f
喃
（兆赫），在该吨
U
= 1.0纳秒
31.25
62.5
125
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
/1
/2
/3
/4
/5
/6
/8
/ 10
/ 12
分裂和相位选择矩阵
除法选择矩阵是由三个独立的
银行：时钟输出的两家银行和反馈一家银行。
相位选择矩阵，而另一方面，使
上1Q独立相位调节[0：1 ] ， 1Q [2： 3]和
2Q [ 0 ： 5 ] 。 1Q的频率[0：3 ]，通过1DS控制[0：1 ]
而2Q的频率[0： 5]是由2DS控制[0：1 ] 。该
图1
示出可编程的定时关系
歪斜输出。所有时间测量相对于REF与
用于反馈的输出编程0吨
U
歪斜。该
PLL自然对齐FB输入和REF的上升沿
输入。如果用于反馈的输出被编程为
另一个偏斜位置，那么整个吨
U
矩阵将转向
对于REF 。例如，如果输出用于反馈
被编程以移动-4t
U
的话，整个矩阵被移位
通过4吨转发时间
U
。这样的输出编程4吨
U
歪斜将有效地歪斜8吨
U
相对于REF 。
注意事项：
1.要在FS设置的级别由“虚”的工作频率来确定（F
喃
）中的V
CO
和相位发生器。 F
喃
总是出现在输出时
输出操作中的未分割模式。在REF和FB是在f
喃
当连接到FB输出守不住。
2. BK1Q表示下面的说明1寄存器组的输出歪斜设置。
文件编号： 38-07336牧师* D
第10 3
RoboClock
CY7B9945V
U
t
0
– 6t
U
t
0
– 5t
U
t
0
– 4t
U
t
0
– 3t
U
t
0
– 2t
U
t
0
– 8t
U
t
0
– 7t
U
U
U
U
U
U
U
t – 1t
U
t
0
+7t
FBInput
REFInput
1F[0:3]
（不适用）
（不适用）
（不适用）
LL
LM
LH
ML
MM
MH
HL
HM
HH
（不适用）
（不适用）
（不适用）
2F[0:3]
LL
LM
LH
（不适用）
（不适用）
（不适用）
（不适用）
MM
（不适用）
（不适用）
（不适用）
（不适用）
HL
HM
HH
–8t
U
–7t
U
–6t
U
–4t
U
–3t
U
–2t
U
–1t
U
0t
U
+1t
U
+2t
U
+3t
U
+4t
U
+6t
U
+7t
U
+8t
U
图1.典型的输出与FB连接到一个零偏移输出
[3]
输出禁用描述
每个输出组的输出端可以独立地投入
一个HOLD -OFF或高阻抗状态。的组合
MODE和DIS [1 ： 2 ]输入确定时钟输出“状态
每个银行。当该DIS [ 1:2 ]为低时，对所述输出
相应的银行将被启用。当DIS的[ 1:2 ]为高电平，
该银行的输出将被禁用，以高阻抗
（ HI -Z ）或HOLD -OFF状态。
表5
定义残疾人
输出功能。
在保持关闭状态，意在省电功能。
输出银行被禁止在保持关闭状态的
最多6输出的时钟周期从该时刻时
禁止输入端是高电平。如果禁用该保持关闭状态，
输出被驱动到逻辑低状态在其下降沿。
这确保了输出的时钟停止无故障。
当输出银行被禁止为Hi-Z状态下，
输出相应的银行会立即去HI -Z 。
表5. DIS [ 1:2 ]的功能
模式
HIGH / LOW
高
低
MID
DIS [1： 2]
低
高
高
X
1Q[0:3], 2Q[0:5]
启用
高阻
HOLD -OFF
工厂测试
注意：
3. FB连接到选择为“零”歪斜（即FBF0 = MID或者XF [1：0 ] = MID）的一个输出。
文件编号： 38-07336牧师* D
第10 4
t
0
+8t
t
0
+1t
t
0
+2t
t
0
+3t
t
0
+4t
t
0
+5t
t
0
+6t
t
0
0
U
RoboClock
CY7B9945V
锁定检测输出说明
锁定检测输出指示的锁定状态
集成PLL 。锁定检测是通过比较来完成
基准和反馈之间的相位差
输入。相位误差被声明时的相位差
两个输入之间大于指定的设备
传播延迟极限吨
PD
.
当在锁定状态下，后四个或更多个连续
反馈时钟周期，相位误差， LOCK输出会
被强制为低，以指示出的锁定状态。
当在失锁状态下， 32个连续相位的无差错
反馈时钟周期都需要允许LOCK输出
以指示锁定状态（锁=高） 。
f显示反馈时钟被删除后， LOCK已经HIGH ，
一个“看门狗”电路来实现，以指示所述的锁外
后拉高LOCK LOW一个超时周期条件。
这一次超时周期是基于一个分频参考
时钟。
这是假设所选择的REF输入活性。
如果在所选择的REF输入无活性那么LOCK
检测引脚可能不能准确地反映内部状态
PLL 。
工厂测试模式说明
环境温度（ C）
100
95
90
85
80
75
70
65
60
55
50
2
4
6
8
10
在鸿沟，偏斜和频率的配置
选择。所有的时钟输出将保持在高阻抗模式，所有
有限状态机将保持在确定的状态，直到DIS2是
无效状态，这将导致设备重新进入工厂测试
模式。
安全工作区
图2
示出的操作条件，在该装置
不超过其允许的最高结温
150℃ 。
图2
示出的输出的最大数目
可以在185 MHz的运行（与25 pF负载和无空气流动）或
200兆赫（用10 pF的负载和无空气流动）在各种各样的环境
温度。在限行，其他所有输出配置
到分频2 （即，在92.5兆赫）或更低的
频率。该设备将运行低于最大
150℃时，其组态允许结温
比（与指定的约束）落入所述阴影
区域（安全工作区）。
图2
表明，在85℃下，将
的输出，可在200 MHz下操作的最大数目是6 。
典型的安全工作区
（ 25pF的负载， 0米/秒的空气流）
该器件将进入工厂测试模式当模式
驱动MID 。在工厂测试模式下，设备将运行
其内部PLL断开;输入电平提供给
参考输入将代替PLL输出的使用。在测试
模式的FB输入必须连接到低电平。的所有功能
设备都处于工作状态在出厂测试模式下，除了
内部PLL输出和银行禁用。 MODE输入
设计为一个静态的输入。动态切换该输入
从低到高可暂时使设备去
进入工厂测试模式（通过中间状态时传递） 。
当在测试模式中，该装置可被复位到一个determin-
国家信息研究所通过驱动DIS2投入高。这样做将导致
所有输出禁用后所选择的参考时钟引脚
有五个积极转变，所有内部的有限状态机
（ FSM）来设定一个确定的状态。该州将取决于
安全工作区
输出数在185兆赫
图2.典型的安全工作区
文件编号： 38-07336牧师* D
第10个5
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