CY7B952
引脚说明
名字
RIN-
I / O
描述
差动
接收输入。
这条线接收端口连接的接收差分串行输入数据流
内部接收PLL 。该PLL将恢复嵌入的时钟（ RCLK ± ）和数据（ RSER ±）
信息取决于MODE引脚的状态两个数据的国家之一。这些投入可以
获得非常低的幅度信号，并与所有PECL信号电平兼容。如果RIN ±
输入不被使用，连接RIN +到V
CC
和RIN-到V
SS
.
被动
无源滤波电容连接。
这些引脚用于连接外部环路阻尼
电容器和电阻器的内部时钟和数据恢复锁相环。一个301K
± 1%
电阻器和一个非极性1
F ±
10％的片状电容器，应使用在平行于该连接。
恢复串行数据。
这些ECL 100K输出（+ 5V参考）所代表的已恢复数据
从输入数据流（RIN ±） 。此恢复的数据与再生时钟对准（ RCLK ±）
以采样窗口与大多数数据处理设备兼容。
恢复时钟。
这些ECL 100K输出（+ 5V参考）表示从所恢复的时钟
输入数据流（RIN ±） 。此恢复的时钟被用于采样恢复的数据（ RSER ±）
并定时与大多数数据处理设备兼容。如果RSER ±和RCLK ±既
被连接到V
CC
或悬空，整个接收PLL将被关闭。
载波检测。
此输入控制接收PLL的恢复功能，并且可以通过驱动
载波检测输出光模块或外部转换检测电路。当
该输入是在一个ECL高电平时，输入数据流（RIN ±）通常是由接收回收
PLL 。当此输入为一个ECL低，接收PLL不再对齐到RIN ± ，而是
对齐的REFCLK ×8频率。此外，链路故障指示器（ LFI ）将会变为低电平，并
无论已恢复数据输出（ RSER ）将保持的信号电平低的接收
数据流输入（ RIN ） 。当CD输入为一个TTL低电平时，内部转换检测
电路被禁止。
链路故障指示器。
该输出表示输入数据流（RIN ±）的状态。它被控制
由三个功能;载波检测（ CD ）输入，内部状态监视，以及超出
锁（ OOL ）检测器。状态监视判断RIN ±含有足够的过渡是
准确地恢复由接收PLL 。在失锁检测确定RIN ±距离
频率范围内接收PLL的。当CD为高和RIN ±具有足够的转换，是
所述接收PLL的频率范围内时， LFI输出将是高电平。如果光盘是在一种ECL低
或RIN ±不包含足够的转换或RIN ±之外的接收频率范围
PLL那么LFI输出为低电平。如果光盘是在TTL低电平时，输出LFI只会过渡
低电平时的RIN ±的频率是接收PLL的范围之外。
FC =
RSER-
ECL输出
RCLK “
ECL输出
CD
TTL / ECL在
LFI
TTL OUT
TSER-
差动
发送串行数据。
这条线接收端口发送差分串行输入数据连接
流式传输到TOUT发送缓冲器。根据LOOP引脚的状态下，该输入端口可以
还可以设置提供串行输入数据流的接收PLL 。这些输入可接收
非常低的振幅的信号，并且与所有的PECL电平信号兼容。如果TSER ±输入
未被使用， TSER +连接到V
CC
和TSER-到V
SS
.
ECL输出
发射输出。
这些ECL 100K输出（ + 5V引用）代表的缓冲版本
传输数据流（ TSER ±） 。这个传输路径用来取微弱输入信号和rebuffer
他们能够驱动低阻抗的铜介质。
参考时钟。
这个输入是时钟和数据恢复的时钟频率参考
接收PLL 。 REFCLK内部乘以8 ，并设置大致中心频率
用于内部接收PLL跟踪输入位流。此输入还乘以8
由倍频器发送PLL来产生比特率发送时钟（TCLK ±） 。 REFCLK
可以连接到任何一个差分PECL或单端TTL频率源。当任
REFCLK +或REFCLK-是在一个TTL低，相反的REFCLK信号变为TTL电平输入。
传输时钟。
这些ECL 100K输出（ + 5V引用）提供的比特率频率源
对于外部发送的数据处理装置。这个输出是由发送PLL合成和
是由8乘以REFCLK频率产生的。当此输出被关闭，则整个
发送PLL掉电。所有PECL输出可以通过连接两个输出断电
到V
CC
或离开他们俩无关。
环回选择。
此输入用于选择输入数据流源的接收PLL
使用的时钟和数据恢复。当环路输入为高电平时，接收输入数据流
（RIN ± ）用于时钟和数据恢复。当环路低，发射的输入数据流
（ TSER ± ）被用于时钟和数据恢复用的接收PLL 。
TOUT-
REFCLK-
差异/ TTL在
TCLK-
ECL输出
环
TTL IN
文件编号： 38-02018牧师* B
第2 9
QQ：2881677436 复制
