【CY7B9234CY7B9334SMPTE的HOTLink发射器/接收器特点 SMPTE- 259M】,IC型号CY7B9234-400JC,CY7B9234-400JC PDF资料,CY7B9234-400JC经销商,ic,电子元器件-51电子网

CY7B9234

CY7B9334

SMPTE的HOTLink

发射器/接收器

特点

SMPTE- 259M -CD以及SMPTE- 259M合规

编码器（ CY7C9235 ）和解码器（ CY7C9335 ）

光纤通道标准

DVB- ASI标准

RX PLL的长远长度的数据容错模式（ >20

位）

8B / 10B编码的位或10位未编码

TTL同步I / O

无需外部PLL元件

三重100K PECL串行输出

双100K PECL串行输入

低功耗： 350毫瓦（德克萨斯州）， 650毫瓦器（Rx ）

兼容光纤模块，同轴电缆和

双绞线媒体

内建自测试

单+ 5V电源

- 28引脚PLCC

0.8μ的BiCMOS

解扰器/成帧器控制器（ CY7C9335 ）完成

四件芯片组传输未压缩的SMPTE- 259M

在高速串行链路编码的视频（光纤，同轴电缆和

双绞线）。 SMPTE的HOTLink支持SMPTE- 259M -CD

标准的数据传输速率，在270和360 Mbps的。

图1

说明

典型的连接到主机系统或控制器。

八或十位的用户数据或协议信息的加载

入的SMPTE的HOTLink发射机，并且在DVB模式，是

编码。串行数据被移出三个差

正ECL （ PECL ）的比特率的串行端口（它是10

倍的字节速率）。

在SMPTE的HOTLink接收器接收的串行比特流

其差分线路接收器输入，并使用一个完全

集成的PLL时钟同步，恢复时间Infor公司

必需的数据重构息。该位流是

反序列化，而在DVB模式，解码和检查

传输错误。回收的字节并行呈现

沿着一个字节的速率时钟接收主机。

在8B / 10B编码器/解码器，可以在SMPTE被禁用或

DVB系统已编码或扰乱传输

数据。 I / O信号可用来创建一个无缝衔接

与异步的FIFO （即CY7C42X ）和时钟

的FIFO （即CY7C44X ）。内置自测试图形发生器

并检查程序允许发射机，接收机的测试，并在

连接连杆作为一个系统的诊断检查的一部分。

SMPTE HOTLink器件非常适合各种视频应用程序

阳离子，包括视频传输设备，视频

录像机，视频编辑设备，和视频路由器。

功能说明

该CY7B9234 SMPTE的HOTLink

发射器和

到SMPTE CY7B9334 SMPTE的HOTLink接收器螺栓

SCRAMBLER

调节器

(CY7C9235)

和

SMPTE

CY7B9234发射器逻辑框图

0 7

)

RP ENN

ENA

SC / D （D

)

SVS （D

)

FOTO

CY7B9334接收器逻辑框图

A / B

INA +

INA-

INB （ INB + ）

SI （ INB- ）

PECL

TTL

数据

成帧器

CKW

启用

输入寄存器

移

解码器

编码器

时钟

发电机

移

OUTA

OUTB

OUTC

模式

BISTEn

TEST

逻辑

REFCLK

模式

BISTEn

时钟

SYNC

解码器

TEST

逻辑

产量

CKR

RDY

0 7

)

RVS （Q

)

SC / D （Q

)

赛普拉斯半导体公司

文件编号： 38-02014修订版**

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年4月27日

CY7B9234

CY7B9334

协议

逻辑

协议

逻辑

主持人

SMPTE串行

CY7B9234

SMPTE解串器

CY7B9334

SMPTE解码器

CY7C9335

SMPTE编码器

CY7C9235

7B9234

发送

信息

卜FF器

串行链路

主持人

图1. SMPTE的HOTLink系统连接

CY7B9234发射器引脚配置

PLCC

顶视图

CCN

OUTC +

OUTC ±

OUTB-

OUTB +

OUTA +

OUTA-

CY7B9334接收引脚配置

PLCC

顶视图

BISTEn

A / B

INA +

INA-

INB （ INB + ）

SI （ INB- ）

模式

4 3 2 1 28 2726

BISTEn

GND

模式

CCQ

SVS （D

)

7B9234

11 1213 14 15 16 1718

FOTO

新奥

ENA

CCQ

CKW

GND

SC / D （D

)

4 3 2 1 28 2726

GND

RDY

GND

CCN

RVS （Q

)

) Q

7B9334

11 1213 14 15 16 1718

) D

引脚说明

CY7B9234 SMPTE的HOTLink发送器

名字

)

SC / D （D

)

I / O

TTL IN

描述

并行数据输入。

数据移入在CKW的上升沿发送，如果ENA为低

（或在一个上升CKW与新奥LOW ）。如果ENA和新奥都很高，一个空字符（ K28.5 ）是

发送。当MODE为高电平，D

0, 1, ...7

成为

B，C ， ... H

分别。

特殊字符/数据选择。

一个高点的时候CKW上升SC / D使发射器编码

D上的图案

作为控制码（特殊字符），而一个低电平使数据被编码

使用8B / 10B数据字母表。当MODE为高电平， SC / D （D

）作用为D

输入。 SC / D具有

相同的定时为D

发送违反符号。

如果SVS为高电平时CKW上升，违反符号进行编码并发送

而在并行输入端的数据被忽略。如果SVS为低电平，D的状态

和SC / D决定

该代码发送。在正常或测试模式下，该引脚覆盖BIST发生器，迫使反

使命违反码。当模式为高（将发射机放置在非编码模式）中， SVS

）作为对D

输入。 SVS具有相同的定时为D

启用并行数据。

如果ENA为低电平上CKW的上升沿，数据被加载时，进行编码，并

发送。如果ENA和新奥高，数据输入被忽略，发射器将插入一个空

字符（ K28.5 ）来填充用户数据之间的空间。 ENA可连续举行HIGH / LOW或

它可以是脉冲的，每个数据字节进行发送。如果ENA被用于数据控制，新奥将正常

绑高，但可用于BIST功能的控制。

TTL IN

SVS

)

TTL IN

ENA

TTL IN

文件编号： 38-02014修订版**

) Q

接受

信息

卜FF器

REFCLK

CCQ

CKR

CCQ

GND

SC / D （Q

)

第32 2

CY7B9234

CY7B9334

引脚说明

CY7B9234 SMPTE的HOTLink发送器

（续）

名字

新奥

I / O

TTL IN

描述

启用下并行数据。

如果新奥集团为低，出现在D中的数据

在接下来的上升沿

CKW被加载，编码和发送。如果ENA和新奥都很高，出现在D中的数据

在

CKW的下一个上升沿将被忽略，发送器将插入一个空字符来填充空间

用户数据之间。 ENN可以连续地保持高/低，或者它可以与每个数据脉冲

字节发送。如果新奥正用于数据控制， ENA通常将绑高，但可用于

对于BIST功能控制。

时钟写。

CKW是既为乘法的PLL生成的时钟频率参考

高速传输时钟，并且，用于同步的并行数据输入的字节速率的写信号。

CKW必须连接到指定的频率范围内运行的一个晶体控制的时基

范围内的发射器和接收器组成。

光纤发射器关闭。

FOTO确定两个三PECL电发射机的功能

输出对。如果FOTO为低电平，由发送器编码的数据将出现在输出端contin-

uously 。如果FOTO为高电平， ± OUTA和OUTB ±被迫自己的“逻辑0 ”状态（ OUT + = LOW和

OUT- =高），造成光纤发射模块到熄灭的光输出。 OUTC不受影响

由上FOTO水平，并可以被用作一个环回信号源为电路板级的诊断测试。

差分串行数据输出。

这些PECL 100K输出（ + 5V参考）能够驱动

端接的传输线或商用光纤发射机模块。未使用的双输出

可以连接到V

以降低功耗，如果不需要的输出。 OUTA ±和OUTB ±受控制的

在FOTO水平，将维持在其“逻辑零”状态时， FOTO是断言。 OUTC ±不受

上FOTO水平（ OUTA +和OUTB +被用作差分测试时钟输入，而在测试模式下，即

MODE =未连接或被迫V

/2).

编码器模式选择。

关于模式的电平来确定要使用的编码方法。当有线

到GND ，模式选择8B / 10B编码。当连接到V

中，数据的输入绕过编码器和

D上的位模式

直接进入到移位寄存器。当悬空（内部电阻保持输入在V

/ 2）的

内部位时钟发生器被禁止， OUTA + / OUTB +成为差分比特时钟被用于

工厂测试。在典型的应用模式是有线到V

或GND 。

内建自测试开启。

当BISTEN为低电平且ENA和新奥高，发射器发送一个

1-0交替模式（ D10.2或D21.5 ）。当任ENA或ENN置为低电平，并BISTEN为低电平时，

发射器开始重复测试序列，使发射器和接收器一起工作，以测试

整个链路的功能。在正常使用该输入端保持高电平或有线到V

。所述BIST发生器是一个

自由运行，用户无需初始化，但如果需要的话，所述BIST序列可以初始化模式发生器

通过短暂断言SVS同时BISTEN低。 BISTEN具有相同的定时为D

读脉冲。

RP为60％的低占空比字节速率脉冲适合于读脉冲在CY7C42X列车

FIFO中。在RP上的频率是相同的CKW当由ENA的激活，并且占空比是独立的

该CKW占空比。脉冲宽度由内部逻辑发射机设置。在BIST模式， RP将保持

高为所有，但一个测试循环的最后一个字节。 RP将每个脉冲循环BIST低一个字节的时间。

功率输出驱动器。

电源内部电路。

地面上。

CKW

TTL IN

FOTO

TTL IN

OUT A ±

B超出来

OUT C±

PECL输出

模式

3水平

BISTEn

TTL IN

TTL OUT

CCN

CCQ

GND

引脚说明

CY7B9334 SMPTE的HOTLink接收器

名字

)

SC / D （Q

)

I / O

TTL OUT

描述

并行数据输出。 Q

包含最近接收到的数据。这些输出变化同步的

nously与CKR 。当MODE为高电平，Q

0, 1, ...7

成为Q

B，C ， ... H

分别。

特殊字符/数据选择。 SC / D表示接收到的数据的上下文。高表示控制

（特殊字符）编码，低电平表示数据字符。当模式为高（放置在接收器中

未编码模式）， SC / D作为Q

输出。 SC / D具有相同的定时为Q

文件编号： 38-02014修订版**

第32 3

CY7B9234

CY7B9334

引脚说明

CY7B9334 SMPTE的HOTLink接收器

（续）

名字

RVS （Q

)

I / O

TTL OUT

描述

收到违反符号。在RVS一个高电平表示一个编码规则违反已得到检测

所接收的数据流。的低电平表明已检测到任何错误。在BIST模式的低电平

RVS表示发射器，接收器，以及链路上的逐字节基础上的正确操作。当

MODE为高（放置在非编码模式接收器）， RVS充当Q

输出。 RVS有

相同的定时为Q

数据输出做好准备。一个低脉冲的RDY表示新数据已收到并准备将

交付使用。如果丢失一个脉冲的RDY显示接收到的数据是空字符（通常由插入

发射机作为数据输入之间的垫）。在BIST模式RDY将保持低位，但所有的最后一个字节

测试循环，将每个脉冲循环BIST高一字节的时间。

时钟读取。这个字节速率时钟输出相位和频率对准，以将输入的串行数据

流。 RDY ，Q

， SC / D和RVS全部同步切换与此输出的上升沿。

串行数据输入选择。这PECL 100K （ + 5V参考）输入选择INA或INB为活动

数据输入。如果A / B为高电平，INA被连接到移位器和信号连接到INA将被解码。如果

A / B为低INB被选中。

串行数据输入A.在接收该通信链路的一端的差分信号可以是

连接到差分输入对INA ±或INB ± 。无论是对INA或INB一对可以用作

该主数据输入，另一个可以用作回传信道或作为选择的替代数据输入

通过A / B的状态。

串行数据输入B.此引脚可以是一个单端PECL数据接收的政府间谈判机构（ INB ）或半

差分对。如果是这样被连接到V

，然后INB ±可以互换使用，因为差分线路接收机

与INA ± 。如果是正常连接并加载， INB变成单端PECL 100K （ + 5V为参考

转制）的串行数据输入端。 INB被用作测试时钟，而在测试模式。

状态输入。该引脚可以是一个单端PECL状态监控输入INB的（ SI ）或半

差分对。如果是这样被连接到V

，然后INB ±可以用作差分线路接收机间

可转换与INA ± 。如果是正常连接并加载， SI变成单端PECL

100K （ + 5V参考）状态监视器输入，被翻译成在SO引脚上的TTL电平信号。

状态输出。 SO是SI的TTL -翻译的输出。它通常用于转换载波检测

从光纤接收器连接到SI输出。当该引脚通常连接和加载

（没有任何外部上拉电阻），SO将假定相同的逻辑电平为SI和INB将变得

单端PECL串行数据输入。如果状态监视器的翻译是不希望的，那么可能会

是有线到V

和INB ±对可以用作差分串行数据输入。

重构启用。射频控制在接收器成帧器逻辑。当射频举行HIGH，每个SYNC

在移位器将检测到帧后面的数据（ K28.5 ）的象征。如果是高的2048连续

字节，内部成帧器切换到双字节模式。当射频保持低电平时，重新规划逻辑

被禁用。输入的数据流，然后连续地进行反序列化，并使用字节解码

边界由内部字节计数器设置。在数据流中的位错误不会造成别名同步

字符错误地重新构建数据。

参考时钟。 REFCLK是针对时钟/数据同步的PLL时钟频率基准。

REFCLK设置的大致中心频率为内部PLL跟踪输入位流。

REFCLK必须连接到的频率范围内运行的一个晶体控制的时基

与Tx / Rx对，频率必须是相同的发射机CKW频率（内

CKW±0.1%)

解码器模式选择。在模式引脚上的电平来确定要使用的解码方法。

当连接到GND ，模式选择8B / 10B解码。当连接到V

，注册器的内容

绕过译码器和被发送至Q

直接。当悬空（内部电阻按住MODE引脚处

/ 2）的内部位时钟发生器被禁止和INB变成比特率测试时钟被用于工厂

测试。在典型应用中，模式是有线到V

或GND 。

内建自测试使能。当BISTEN为低电平时，接收器等待一个D0.0 （每BIST循环发送一次）

性格，并开始连续测试序列，测试发射器，接收器的功能，

和连杆连接它们。在BIST模式下测试的状态可以用RDY和RVS输出进行监控。

在正常使用中BISTEN保持高电平或有线到V

。 BISTEN具有相同的定时为Q

功率输出驱动器。

电源内部电路。

地面上。

第32 4

RDY

TTL OUT

CKR

A / B

TTL OUT

PECL IN

INA-

差异在

INB

（ INB + ）

PECL IN

（中DIFF ）

（ INB- ）

PECL IN

（中DIFF ）

TTL OUT

TTL IN

REFCLK

TTL IN

模式

3水平

BISTEn

TTL IN

CCN

CCQ

GND

文件编号： 38-02014修订版**

CY7B9234

CY7B9334

CY7B9234 SMPTE的HOTLink发送器

图表说明

输入寄存器

输入寄存器保存到由要处理的数据

SMPTE的HOTLink发射机和允许的输入定时是

做标准的FIFO是一致的。输入寄存器

通过CKW主频和装载在D信息

SC / D和SVS引脚。两个使能输入（ ENA和ENN ）允许

当数据在寄存器中加载的用户选择。主张ENA

（启用，低电平有效）导致输入寄存器加载

在CKW的上升沿。如果新奥（启用下，低电平有效）是

置时CKW上升时，就对输入的数据本

CKW的下一个上升沿将被加载到输入寄存器。如果

既不ENA也不ENN断言低电平CKW的上升沿，

然后一个SYNC （ K28.5 ）字符被发送。这两个输入允许

正确的时序和功能与兼容性要么

异步的FIFO或FIFO的时钟无需外部逻辑，

所示

图5中。

在BIST模式中，输入寄存器变为签名

由逻辑转换的并行输入模式发生器

注册成线性反馈移位寄存器（ LFSR ）。当

启用，该线性反馈移位寄存器将产生一个511字节的序列，该序列

包括所有的数据和特殊字符代码，其中包括

明显违反符号。这种模式提供了一个可预测的

但是可以匹配到一个伪随机序列

相同的线性反馈移位寄存器的接收器。

编码器

该编码器将通过所述输入保持的输入数据

注册成更适合于传输的串行形式

接口链路。用ANSI X3.230指定所使用的代码

（光纤通道），IBM公司ESCON信道（码表是在

此数据表的末端），以及DVB-ASI串行接口。

八

数据输入转换为任一数据码元

或特殊字符，这取决于SC / D输入的状态。

如果SC / D为高电平时，输入的数据表示的控制码，并且

使用特殊字符编码表编码。如果SC / D为低，

输入的数据所使用的数据的代码表进行转换。如果一个字节

时间的流逝与输入禁用，编码器将输出

特殊字符K28.5逗号（或同步），将保持链接

同步。 SVS输入强制指定的发送

违反符号，以允许用户检查错误处理系统

控制器中的逻辑或专有应用。

该编码器的8B / 10B编码函数可以被旁路

用于SMPTE系统，包括外部编码器或

扰码器功能的控制器的一部分。这是绕行

通过设置模式选择引脚为高电平控制。当

旁路模式，D-

（请注意，比特顺序在光纤中指定

通道8B / 10B编码）成为10输入到移位器，以D

作为第一个位被移出。

移

该移位器接收的并行数据从编码器一次每

使用字节的时间和移动它的串行接口的输出缓冲器

锁相环（PLL）倍频位时钟运行在十（10 ）倍的字节

时钟速率。定时的并行传输是通过控制

计数器包含在时钟发生器，并且不会受

在输入引脚的信号电平或定时。

OUTA ， OUTB ， OUTC

串行接口的PECL输出缓冲器（ ECL100K为参考

转制为+ 5V）是驱动程序的串行媒体。它们都是

连接到所述移位器，并且包含相同的串行数据。两

输出对（ OUTA ±和OUTB ±）是可控制的

文件编号： 38-02014修订版**

FOTO输入，并可以由系统控制器来强制禁用

逻辑零（即“点火”）的输出。第三输出对

（ OUTC ±）不受FOTO和将提供一个连续的数据

流适合于该子系统的环回测试。

OUTA ±和OUTB ±将向内FOTO输入变化作出反应

数位时代。然而，由于FOTO不与同步

发送器的数据流，该输出将被强制关断或导通

任意点在数据的发送。此功能的目的是

增加外部激光安全控制器和用于帮助

接收器PLL测试。

在线材为基础的系统，输出的控制可能不

必需的， FOTO可以绑低。三个输出

旨在通过增加系统架构的灵活性

提供相同的串行比特流与独立的接口

冗余连接或多个目的地。不需要

输出可以连接到V

禁用和断电

未使用的输出电路。

时钟发生器

时钟发生器是一个嵌入式锁相环（PLL）的

这需要一个字节速率参考时钟（ CKW ）和相乘

由10 （10），以创建一个位速率的时钟，用于驱动所述串行移位。

的字节速率参考来自CKW ，上升沿

该钟表的数据到输入寄存器。这个时钟必须是一个

具有之间的频率晶体参考脉冲流

为SMPTE的HOTLink指定的最小和最大

发射器/接收器对。通过此块的形式控制信号

比特时钟和控制内部数据的定时信号

输入寄存器和移位器之间传输。

读出脉冲（RP），从所使用的反馈计数器衍生

PLL倍频。它是用适当的一个字节速率的脉冲流

相位和脉冲宽度，以允许从一个传送数据的

异步FIFO 。脉冲宽度是独立的CKW税

周期中，由于适当的相位和占空比由PLL保持。

RP的脉冲流将确保正确的数据传输

异步FIFO和发送器输入锁存器，无需外部

逻辑。

测试逻辑

测试逻辑包括初始化和控制的内置

自测试（ BIST ）发生器，复用器测试模式时钟

分配和控制逻辑来适当地选择数据

编码。测试逻辑中，在更详细地讨论

CY7B9234 SMPTE的HOTLink发送器工作模式

说明。

CY7B9334 SMPTE的HOTLink接收器模块

图表说明

串行数据输入

两对差分线路接收机是输入的

串行数据流。 INA ±或± INB可以用A / B选择

输入。 INA ±选择与A / B高和INB ±选择与A / B

低。 A / B的阈值与ECL 100K信号兼容

从PECL光纤接口模块或有源均衡器。 TTL

逻辑元件可被用来选择A或B输入端通过添加

电阻上拉到连接到A / B的TTL驱动程序。微分

± INA和INB的门槛±将容纳导线互连

用过滤的损失或传输线衰减大于20

分贝（V

DIF

> 50毫伏），或者可以直接连接到光纤

接口模块（任何ECL逻辑家族，不限于ECL 100K）。

共模公差将容纳各种各样的

信号终止电压。最HIGH的输入，可以

第32 5

初步

CY7B9234

CY7B9334

SMPTE的HOTLink 发射器/接收器

1CY7B9334

特点

SMPTE- 259M -BCD兼容以及SMPTE- 259M

编码器（ CY7C9235 ）和解码器（ CY7C9335 ）

光纤通道标准

DVB- ASI标准

RX PLL的长远长度的数据容错模式（ >20

位）

8B / 10B编码的位或10位未编码

TTL同步I / O

无需外部PLL元件

三重100K PECL串行输出

双100K PECL串行输入

低功耗： 350毫瓦（德克萨斯州）， 650毫瓦器（Rx ）

兼容光纤模块，同轴电缆和

双绞线媒体

内建自测试

单+ 5V电源

- 28引脚PLCC

0.8μ的BiCMOS

BLER /成帧器控制器（ CY7C9335 ）完成四件

芯片组传输未压缩的SMPTE- 259M编码好的视频

EO通过高速串行链路（光纤，同轴电缆和双绞线）。

SMPTE的HOTLink支持SMPTE- 259M - BCD标准数据

率在177 ， 270 ，和360 Mbps的。

图1

说明典型

连接到主机系统或控制器。

八或十位的用户数据或协议信息的加载

入的SMPTE的HOTLink发射机，并且在DVB模式，是

编码。串行数据被移出三个差分POS-的

可持续的竞争ECL （ PECL ）的比特率的串行端口（它是10倍

的字节速率）。

在SMPTE的HOTLink接收器接收的串行比特流

其差分线路接收器输入，并使用一个完全IN-

tegrated PLL时钟同步，恢复的时间信息

必要的数据重构化。该位流是dese-

rialized ，并且在DVB模式，解码和检查

传输错误。回收的字节并行呈现

沿着一个字节的速率时钟接收主机。

在8B / 10B编码器/解码器，可以在SMPTE被禁用或

DVB系统已编码或扰乱传输

数据。 I / O信号可用来创建一个无缝衔接

与异步的FIFO （即CY7C42X ）和时钟

的FIFO （即CY7C44X ）。内置自测试图形发生器

并检查程序允许发射机，接收机的测试，并在

连接连杆作为一个系统的诊断检查的一部分。

SMPTE HOTLink器件非常适合各种视频应用程序

阳离子，包括视频传输设备，视频录制

器，视频编辑设备和视频路由器。

功能说明

该CY7B9234 SMPTE的HOTLink 发射器和

到SMPTE CY7B9334 SMPTE的HOTLink接收器螺栓

加扰控制器（ CY7C9235 ）和SMPTE Descram-

CY7B9234发射器逻辑框图

0 7

)

RP ENN

ENA

SC / D （D

)

SVS （D

)

FOTO

CY7B9334接收器逻辑框图

A / B

INA +

INA-

INB （ INB + ）

SI （ INB- ）

PECL

TTL

数据

成帧器

CKW

启用

输入寄存器

移

解码器

编码器

时钟

发电机

移

OUTA

OUTB

OUTC

模式

BISTEn

TEST

逻辑

B9234–1

REFCLK

模式

BISTEn

时钟

SYNC

解码器

TEST

逻辑

产量

CKR

RDY

0 7

)

RVS （Q

)

SC / D （Q

) B9234–2

的HOTLink是赛普拉斯半导体公司的商标。

ESCON是IBM公司的注册商标。

赛普拉斯半导体公司

文件编号： 38-02014牧师**

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的1999年3月19日

初步

CY7B9234

CY7B9334

协议

逻辑

SMPTE串行

CY7B9234

SMPTE编码器

CY7C9235

7B9234

发送

信息

卜FF器

串行链路

主持人

接受

信息

卜FF器

主持人

B9234–3

图1. SMPTE的HOTLink系统连接

CY7B9234发射器引脚配置

PLCC

顶视图

CCN

OUTC +

OUTC

OUTB

OUTB +

OUTA +

OUTA

CY7B9334接收引脚配置

PLCC

顶视图

BISTEn

A / B

INA +

INA

INB （ INB + ）

SI （ INB

)

模式

4 3 2 1 28 2726

BISTEn

GND

模式

CCQ

SVS （D

)

7B9234

11 1213 14 15 16 1718

FOTO

新奥

ENA

CCQ

CKW

GND

SC / D （D

)

B9234–4

4 3 2 1 28 2726

) D

GND

RDY

GND

CCN

RVS （Q

)

) Q

7B9334

11 1213 14 15 16 1718

REFCLK

CCQ

CKR

CCQ

GND

SC / D （Q

)

B9234–5

文件编号： 38-02014牧师**

) Q

第34 2

协议

逻辑

SMPTE解串器

CY7B9334

SMPTE解码器

CY7C9335

初步

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

储存温度

......................................65°C

至+ 150°C

环境温度与

电源的应用

..................................................55°C

至+ 125°C

电源电压对地电位.................

0.5V

至+ 7.0V

直流输入电压

................................................ 0.5V

至+ 7.0V

输出电流转换成TTL输出（ LOW ） ...................... 30毫安

输出电流为PECL输出（ HIGH ） ...................- 50毫安

CY7B9234

CY7B9334

静电放电电压........................................... >4001V

（每MIL -STD -883方法3015 ）

闩锁电流.............................................. ....... >200毫安

工作范围

范围

产业

军事

环境

温度

C至+70

C至+ 85

C至+ 125

外壳温度

10%

引脚说明

CY7B9234 SMPTE的HOTLink发送器

名字

)

SC / D （D

)

I / O

TTL IN

描述

并行数据输入。数据移入在CKW的上升沿，如果ENA为低电平时，发射器（或

在下一个上升的CKW与新奥LOW ）。如果ENA和新奥都很高，一个空字符（ K28.5 ）被发送。

当MODE为高电平，D

0, 1, ...7

成为

B，C ， ... H

分别。

特殊字符/数据选择。一个高点的时候CKW上升SC / D使发射器编码

D上的图案

作为控制码（特殊字符），而一个低电平使数据被编码

使用8B / 10B数据字母表。当MODE为高电平， SC / D （D

）作用为D

输入。 SC / D具有

相同的定时为D

发送违反符号。如果SVS为高电平时CKW上升，违反符号进行编码并发送

而在并行输入端的数据被忽略。如果SVS为低电平，D的状态

和SC / D决定

该代码发送。在正常或测试模式下，该引脚覆盖BIST发生器和强制的数据发送

锡安违规代码。当模式为高（将发射机放置在非编码模式）中， SVS

）作为对D

输入。 SVS具有相同的定时为D

启用并行数据。如果ENA为低电平上CKW的上升沿，数据被加载时，进行编码，并

发送。如果ENA和新奥高，数据输入被忽略，发射器将插入一个空

字符（ K28.5 ）来填充用户数据之间的空间。 ENA可连续举行HIGH / LOW或

它可以是脉冲的，每个数据字节进行发送。如果ENA被用于数据控制，新奥将正常

绑高，但可用于BIST功能的控制。

启用下一个并行数据。如果新奥集团为低，出现在D中的数据

在CKW的下一个上升沿

加载后，进行编码，并发送出去。如果ENA和新奥都很高，出现在D中的数据

在下一

CKW的上升沿将被忽略，发送器将插入一个空字符来填充空间

用户数据之间。 ENN可以连续地保持高/低，或者它可以与每个数据脉冲

字节发送。如果新奥正用于数据控制， ENA通常将绑高，但可用于

对于BIST功能控制。

时钟写入。 CKW是既为乘法的PLL生成的时钟频率参考

高速传输时钟，并且，用于同步的并行数据输入的字节速率的写信号。

CKW必须连接到指定的频率范围内运行的一个晶体控制的时基

范围内的发射器和接收器组成。

光纤发射器关闭。 FOTO确定两个三PECL发送器输出的功能

对。如果FOTO为低电平，由发送器编码的数据将出现在连续的输出。如果

FOTO为高电平， ± OUTA和OUTB ±被迫自己的“逻辑0 ”状态（ OUT + = LOW和输出=

高），造成光纤发射模块到熄灭的光输出。 OUTC是不受

上FOTO水平，并可以被用作一个环回信号源为电路板级的诊断测试。

差分串行数据输出。这些PECL 100K输出（ + 5V参考）能够驱动

端接的传输线或商用光纤发射机模块。未使用的双输出

可以连接到V

以降低功耗，如果不需要的输出。 OUTA ±和OUTB ±受控制的

在FOTO水平，将维持在其“逻辑零”状态时， FOTO是断言。 OUTC ±不受

上FOTO水平（ OUTA +和OUTB +被用作差分测试时钟输入，而在测试模式下，即

MODE =未连接或被迫V

/2).

TTL IN

SVS

)

TTL IN

ENA

TTL IN

新奥

TTL IN

CKW

TTL IN

FOTO

TTL IN

OUT A ±

B超出来

OUT C±

PECL输出

文件编号： 38-02014牧师**

第34 3

初步

CY7B9234 SMPTE的HOTLink发送器

（续）

名字

模式

I / O

3水平

描述

CY7B9234

CY7B9334

编码器模式选择。关于模式的电平来确定要使用的编码方法。当有线

到GND ，模式选择8B / 10B编码。当连接到V

中，数据的输入绕过编码器和

D上的位模式

直接进入到移位寄存器。当悬空（内部电阻保持输入在V

/ 2）的

内部位时钟发生器被禁止， OUTA + / OUTB +成为差分比特时钟被用于

工厂测试。在典型的应用模式是有线到V

或GND 。

内建自测试开启。当BISTEN为低电平且ENA和新奥高，发射器发送一个

1-0交替模式（ D10.2或D21.5 ）。当任ENA或ENN置为低电平，并BISTEN为低电平时，

发射器开始重复测试序列，使发射器和接收器一起工作，以测试

整个链路的功能。在正常使用该输入端保持高电平或有线到V

。所述BIST发生器是一个

自由运行，用户无需初始化，但如果需要的话，所述BIST序列可以初始化模式发生器

通过短暂断言SVS同时BISTEN低。 BISTEN具有相同的定时为D

读脉冲。 RP为60％的低占空比字节速率脉冲适合于读脉冲在CY7C42X FIFO的列车。

在RP上的频率是相同的CKW当由ENA的激活，并且占空比是独立的CKW的

占空比。脉冲宽度由内部逻辑发射机设置。在BIST模式， RP仍将维持高位所有

但在测试循环的最后一个字节。 RP将每个脉冲循环BIST低一个字节的时间。

功率输出驱动器。

电源内部电路。

地面上。

BISTEn

TTL IN

TTL OUT

CCN

CCQ

GND

CY7B9334 SMPTE的HOTLink接收器

名字

)

SC / D （Q

)

I / O

TTL OUT

描述

并行数据输出。 Q

包含最近接收到的数据。这些输出变化同步的

nously与CKR 。当MODE为高电平，Q

0, 1, ...7

成为Q

B，C ， ... H

分别。

特殊字符/数据选择。 SC / D表示接收到的数据的上下文。高表示控制

（特殊字符）编码，低电平表示数据字符。当模式为高（放置在接收器中

未编码模式）， SC / D作为Q

输出。 SC / D具有相同的定时为Q

收到违反符号。在RVS一个高电平表示一个编码规则违反已检测

在接收到的数据流。的低电平表明已检测到任何错误。在BIST模式下，一个低

在RVS表示发射器，接收器，以及链路上的逐字节基础上的正确操作。

当MODE为高（放置在非编码模式接收器）， RVS充当Q

输出。 RVS有

相同的定时为Q

数据输出做好准备。一个低脉冲的RDY表示新数据已收到并准备将

交付使用。如果丢失一个脉冲的RDY显示接收到的数据是空字符（通常由插入

发射机作为数据输入之间的垫）。在BIST模式RDY将保持低位除了最后一个字节

测试回路，并将每个脉冲循环BIST高一字节的时间。

时钟读取。这个字节速率时钟输出相位和频率对准，以将输入的串行数据

流。 RDY ，Q

， SC / D和RVS全部同步切换与此输出的上升沿。

串行数据输入选择。这PECL 100K （ + 5V参考）输入选择INA或INB为活动

数据输入。如果A / B为高电平，INA被连接到移位器和信号连接到INA将被解码。如果

A / B为低INB被选中。

串行数据输入A.在接收该通信链路的一端的差分信号可以是

连接到差分输入对INA ±或INB ± 。无论是对INA或INB一对可以用作

该主数据输入，另一个可以用作回传信道或作为选择的替代数据输入

通过A / B的状态。

串行数据输入B.此引脚可以是一个单端PECL数据接收的政府间谈判机构（ INB ）或半

差分对。如果是这样被连接到V

，然后INB ±可以互换使用，因为差分线路接收机

与INA ± 。如果是正常连接并加载， INB变成单端PECL 100K （ + 5V为参考

转制）的串行数据输入端。 INB被用作测试时钟，而在测试模式。

RVS （Q

)

TTL OUT

RDY

TTL OUT

CKR

A / B

TTL OUT

PECL IN

INA-

差异在

INB

（ INB + ）

PECL IN

（中DIFF ）

文件编号： 38-02014牧师**

第34 4

初步

CY7B9334 SMPTE的HOTLink接收器

（续）

名字

（ INB- ）

I / O

PECL IN

（中DIFF ）

描述

CY7B9234

CY7B9334

状态输入。该引脚可以是一个单端PECL状态监控输入INB的（ SI ）或半

差分对。如果是这样被连接到V

，然后INB ±可以用作差分线路接收机交汇处

巧妙地与INA ± 。如果是正常连接并加载， SI变成单端PECL 100K

（+ 5V参考）状态监视器输入，其被翻译成在SO引脚一个TTL电平信号。

状态输出。 SO是SI的TTL -翻译的输出。它通常用于转换载波检测

从光纤接收器连接到SI输出。当该引脚通常连接和加载

（没有任何外部上拉电阻），SO将假定相同的逻辑电平为SI和INB将

成为一个单端PECL的串行数据输入端。如果不希望的状态监视器翻译，然后

SO可以是有线到V

和INB ±对可以用作差分串行数据输入。

重构启用。射频控制在接收器成帧器逻辑。当射频举行HIGH，每个SYNC

在移位器将检测到帧后面的数据（ K28.5 ）的象征。如果是高的2048连续

字节，内部成帧器切换到双字节模式。当射频保持低电平时，重新规划逻辑

被禁用。输入的数据流，然后连续地进行反序列化，并使用字节解码

边界由内部字节计数器设置。在数据流中的位错误不会造成别名同步

字符错误地重新构建数据。

参考时钟。 REFCLK是针对时钟/数据同步的PLL时钟频率基准。

REFCLK设置的大致中心频率为内部PLL跟踪输入位流。

REFCLK必须连接到的频率范围内运行的一个晶体控制的时基

与Tx / Rx对，频率必须是相同的发射机CKW频率（内

CKW±0.1%)

解码器模式选择。在模式引脚上的电平来确定要使用的解码方法。

当连接到GND ，模式选择8B / 10B解码。当连接到V

，注册器的内容

绕过译码器和被发送至Q

直接。当悬空（内部电阻按住MODE引脚处

/ 2）的内部位时钟发生器被禁止和INB变成比特率测试时钟被用于工厂

测试。在典型应用中，模式是有线到V

或GND 。

内建自测试使能。当BISTEN为低电平时，接收器等待一个D0.0 （每BIST循环发送一次）

性格，并开始连续测试序列，测试发射器，接收器的功能，

和连杆连接它们。在BIST模式下测试的状态可以用RDY和RVS进行监测

输出。在正常使用中BISTEN保持高电平或有线到V

。 BISTEN具有相同的定时为Q

功率输出驱动器。

电源内部电路。

地面上。

这个线性反馈移位寄存器将产生一个511字节的序列，其中包括所有

数据和特殊字符代码，其中包括明确违例

化符号。这种模式提供了一个可预测的，但pseu-

做随机序列可以被匹配到相同的

线性反馈移位寄存器的接收器。

编码器

该编码器将通过所述输入保持输入数据稳压

存器到更适合于传输的串行接形式

terface链接。使用用ANSI X3.230指定的代码（光纤

信道），IBM公司ESCON信道（码表是在端

的数据资料），以及DVB-ASI串行接口。八

数据输入转换为任一数据符号或特殊

字符，这取决于SC / D输入的状态。如果SC / D是

高电平时，输入的数据表示的控制码和编码

使用特殊字符代码表。如果SC / D为低电平时，数据

投入使用的数据代码表转换。如果一个字节时间的推移，

与输入禁用，编码器将输出一个特殊字符

逗号K28.5 （或同步），将维持链路同步。

SVS输入强制指定冲突符号到发送

允许用户检查错误处理的系统控制器中的逻辑

或专有应用。

TTL OUT

TTL IN

REFCLK

TTL IN

模式

3水平

BISTEn

TTL IN

CCN

CCQ

GND

CY7B9234 SMPTE的HOTLink发送器

图表说明

输入寄存器

输入寄存器保存到由要处理的数据

SMPTE的HOTLink发射机和允许的输入定时是

做标准的FIFO是一致的。输入寄存器

通过CKW主频和装载在D信息

SC / D和SVS引脚。两个使能输入（ ENA和ENN ）允许

当数据在寄存器中加载的用户选择。主张ENA

（启用，低电平有效）导致输入寄存器加载

在CKW的上升沿。如果新奥（启用下，低电平有效）是

置时CKW上升时，就对输入的数据本

CKW的下一个上升沿将被加载到输入寄存器。如果

既不ENA也不ENN断言低电平CKW的上升沿，

然后一个SYNC （ K28.5 ）字符被发送。这两个输入允许

正确的时序和功能与任一asynchro-兼容性

理性的FIFO或者时钟的FIFO没有外部逻辑，如图

图5中。

在BIST模式中，输入寄存器变为签名巳

燕鸥发生器通过逻辑转换成并行输入寄存器

成线性反馈移位寄存器（ LFSR ）。当启用时，

文件编号： 38-02014牧师**

第34 5