Delta39K ISR
CPLD系列
CPLD器件的FPGA密度
特点
高密度
- 30K到200K可用门
- 512到3072个宏单元
- 136至428的最大I / O引脚
- 十二个专用输入包括四个时钟引脚，
全球四大I / O控制信号引脚和4个JTAG
接口引脚的边界扫描和reconfig-
urability
嵌入式存储器
- 80K到480K位嵌入式SRAM
16K到96K位（双端口）通道内存
高速 - 233 MHz的系统内运行
AnyVolt 接口
- 3.3V ， 2.5V ，1.8V和1.5V的I / O能力
低功耗工作
- 0.18毫米的6层金属SRAM为基础的逻辑过程
- 全CMOS实现乘积项阵列
- 待机电流低至5毫安
简单的时序模型
- 日之前使用全16品项/宏
- 无延迟的单一产品转向长期或共享
灵活的时钟
- 传播感知 PLL驱动所有四个时钟网络
允许0.6 ％的扩频输入时钟
一些乘法，除法和相移选项
- 每个设备四个同步时钟网络
- 本地生成的乘积项时钟
- 在每个寄存器的时钟极性控制
快速，高效的算术进位链逻辑运算
系统蒸发散
多种I / O标准支持
- LVCMOS （ 3.3 / 3.0 / 2.5 / 1.8V ） ，LVTTL 3.3V PCI ， SSTL2
（Ⅰ- Ⅱ） ， SSTL3 （Ⅰ- Ⅱ） ，HSTL （ I-IV ） ，和GTL +
兼容NOBL ， ZBT 和QDR SRAM的
每个I / O引脚可编程转换速率控制
每个I / O引脚用户可编程总线保持功能
完全3.3V PCI兼容（以66 MHz的64位PCI规格，
转。 2.2 ）
CompactPCI热插拔准备
多种封装/引脚排列在所有密度的产品
- 208至676引脚PQFP中， BGA和FBGA封装
- 简化跨密度设计迁移
- 在BGA和FBGA封装的自启动解决方案
在系统内可编程 （ ISR ）
- JTAG兼容的板载编程
- 设计变更不会导致引脚排列变化
IEEE1149.1 JTAG边界扫描
开发软件
经
- IEEE一千一百六十四分之一千零七十六VHDL或IEEE 1364 Verilog的背景
敏感编辑
- 的Active-HDL图形FSM有限状态机编辑器
- 的Active-HDL SIM后期合成的时序仿真
- 架构浏览器进行详细设计分析
- 对于关键路径分析静态时序分析器
- 适用于Windows
95/98/ 2000 / XP 和
的Windows NT 99美元
- 支持所有赛普拉斯的可编程逻辑产品
Delta39K CPLD ISR家庭成员
典型
门
[1]
16K – 48K
23K – 72K
46K – 144K
77K – 241K
92K – 288K
簇
内存
（千位）
64
96
192
320
384
通道
内存
（千位）
16
24
48
80
96
最大
I / O引脚
174
218
302
386
428
f
MAX2
（兆赫）
233
233
222
181
181
速度-T
PD
引脚到引脚
（纳秒）
7.2
7.2
7.5
8.5
8.5
待我
CC
[2]
T
A
= 25°C
3.3/2.5V
5毫安
5毫安
10毫安
20毫安
20毫安
设备
39K30
39K50
39K100
39K165
39K200
宏单元
512
768
1536
2560
3072
注意事项：
典型的门1的上限由假设只有10％的信道存储器的用于计算的。
2.待机我
CC
值与PLL不使用，无负载输出和稳定的投入。
赛普拉斯半导体公司
文件编号： 38-03039牧师* H
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2003年8月1日
Delta39K ISR
CPLD系列
Delta39K速箱
[3]
设备
39K30
39K50
39K100
39K165
39K200
V
CC
3.3/2.5V
3.3/2.5V
3.3/2.5V
3.3/2.5V
3.3/2.5V
233
X
X
X
X
X
200
181
125
X
X
X
X
X
83
X
X
X
X
X
器件封装发售及I / O数量，包括专用时钟和控制输入
自启动解决方案
[4]
208 EQFP
28 × 28 mm
0.5毫米间距
136
136
136
136
136
256 FBGA
17 × 17 mm
1.0毫米间距
174
180
180
302
356
368
484-FBGA
23 × 23 mm
1.0毫米间距
256-FBGA
17 × 17 mm
1.0毫米间距
174
218
294
294
294
218
302
386
428
388-BGA
35 × 35 mm
1.27毫米间距
484-FBGA
23 × 23 mm
1.0毫米间距
676-FBGA
27 × 27 mm
1.0毫米间距
设备
39K30
39K50
39K100
39K165
39K200
注意事项：
这里显示的3速箱是用于商业经营范围。请参考Delta39K订购工业范围的速度仓信息第38页。
4.自启动解决方案集成在同一封装内的引导PROM （快闪记忆体）与Delta39K死亡。这种闪存可以承受至少10,000
编程/擦除周期，并能保持数据至少100年。
文件编号： 38-03039牧师* H
第86 2
Delta39K ISR
CPLD系列
GCLK [3 ：0]的
PLL和时钟MUX
GCTL [3 ：0]的
4
4
GCLK [3 ：0]的
4
I / O块7
4
4
I / O组6
4
LB 0
LB 1
LB 2
LB 3
簇
内存
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
GCLK [3 ：0]的
4
4
4
4
I / O组0
LB 0
LB 1
LB 2
LB 3
簇
内存
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
GCLK [3 ：0]的
4
4
4
4
I / O库1
LB 0
LB 1
LB 2
LB 3
簇
内存
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
LB 2
LB 3
簇
内存
PIM
LB 5
LB 4
簇
内存
通道
内存
I / O组2
I / O组3
图1. Delta39K100框图（三排×四列）与I / O组结构
概述
该Delta39K家族，是根据一个0.18毫米， 6层金属
CMOS逻辑制程，提供广泛的高密度
解决方案无与伦比的系统性能。该Delta39K
系列设计的高速结合，可预测的
定时和易于使用的CPLD的与高密度和
FPGA的低功耗。随着设备的范围从30000
200000可用门，该系列拥有设备的十倍
以前可用的CPLD的大小。即使在这些大
密度的Delta39K家庭足够快实施
完全可合成的64位， 66 - MHz的PCI核心。
文件编号： 38-03039牧师* H
该结构是基于逻辑块簇（ LBC ），该
通过水平和垂直（H和V ）的路由连接
通道。每个LBC有八个单独的逻辑块
（LB ）和两个簇存储器块。相邻LBC是
一个信道内存块，它可以直接从被访问
在I / O引脚。这两种类型的存储器块的高度config-
urable ，并且可以在宽度和深度上进行级联。看
图1
为Delta39K架构的框图。
在Delta39K家族的所有成员都赛普拉斯的高度
把系统内可再编程（ ISR ）功能，该功能
简化了设计和制造流动，从而
降低了成本。在ISR功能提供去重建的能力
第86 3
I / O块4
I / O块5
Delta39K ISR
CPLD系列
图中的设备，无需更改设计的原因
在大多数情况下，引出线或定时的变化。赛普拉斯ISR
功能是通过JTAG兼容的串行执行
界面。数据移入和移出通过TDI和TDO
分别引脚。卓越的可布线性，单纯的计时，而
ISR允许用户更改现有的逻辑设计，同时simul-
taneously固定的引脚分配和维护系统
性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该Delta39K
系列还具有用户可编程总线保持和转换
速率控制能力上的每个I / O引脚。
AnyVolt接口
所有Delta39KV器件具有一个片上稳压器，
接受3.3V或2.5V的V
CC
电源引脚，它降压
在内部1.8V时，电压电平的核心操作所处的。
随着Delta39K的AnyVolt技术， I / O引脚可以
连接到无论是1.8V ， 2.5V ， 3.3V或。所有Delta39K设备
是3.3V容忍不管V的
CCIO
或V
CC
设置。
表1中。
设备
39KV
V
CC
3.3V或2.5V
V
CCIO
3.3V或2.5V或1.8V或1.5V
[5]
全球路由描述
该Delta39K的路由体系结构是由
水平和垂直（ H和V ）的布线通道。这些
布线通道允许从每个Delta39K的信号
架构组件，以相互通信。在
除了水平和垂直路由通道
互连I / O组，通道内存块和逻辑
块集群，每个LBC包含一个可编程接口
连接Matrix （PIM ），它被用来路由信号
之间的逻辑块和群集存储器块。
图2
是的布线通道的框图
在Delta39K架构中的接口。在LBC正是
同为Delta39K CPLD系列的每一个成员。
逻辑块簇（ LBC ）
该Delta39K体系结构由多个逻辑块
群集，其中每一个有八个逻辑块（ LB ）和两个
通过可编程接口连接集群的内存块
连接矩阵（PIM ），如图
网络连接gure 3 。
每个集群
存储器块由8 Kbit的单端口RAM，这是
可配置为同步或异步的。集群
存储器块可以与其他簇存储器进行级联
相同的LBC内的块以及其他LBCs到
实现更大的存储功能。如果群集存储块
没有特别的设计， Cypress的利用
经
软件可以自动使用它来实现大块
逻辑。
通过水平和垂直都LBCs接口相互
布线通道。
I / O模块
LB
LB
LB
LB
簇
内存
块
LB
72
LB
簇
PIM
64
LB
LB
簇
内存
块
通道
内存
块
通道内存
输出驱动器
中的专用磁道
水平和垂直
布线通道
72
I / O模块
64
H-到-V
PIM
V-到-H的
PIM
从I / O单元的输入引脚
行驶在专用轨道
水平和垂直路由
频道
图2. Delta39K路由接口
注意：
5.对于仅HSTL 。
文件编号： 38-03039牧师* H
第86 4
QQ：2880707522 复制
