使用DELTA39K FOR
Quantum38K ISR
所有新设计
CPLD系列
CPLD器件专为移民
特点
高密度
- 30K到100K可用门
- 512到1536个宏单元
- 136至302的最大I / O引脚
- 八个专用输入接口，包括四个时钟引脚和
全球四大I / O控制信号引脚; 4个JTAG接口
面对引脚可重构/边界扫描
嵌入式内存
- 16 KB至48 KB的嵌入式双端口通道memo-
ry
125兆赫的系统操作
AnyVolt 接口
- 3.3V和2.5V V
CC
手术
- 3.3V ， 2.5V和1.8V的I / O能力
低功耗运行
- 0.18毫米的6层金属SRAM为基础的逻辑过程
- 全CMOS实现乘积项阵列
简单的时序模型
- 日之前使用全16品项/宏
- 无延迟的单一产品转向长期或共享
灵活的时钟
- 每个设备四个同步时钟
- 本地生成的乘积项时钟
- 在每个寄存器的时钟极性控制
快速，高效的算术进位链逻辑运算
系统蒸发散
多种I / O标准支持
- LVCMOS （ 3.3 / 3.0 / 2.5 / 1.8V ） ， LVTTL ， PCI 3.3V
兼容NOBL ， ZBT 和QDR SRAM的
每个I / O引脚可编程转换速率控制
每个I / O引脚用户可编程总线保持功能
完全3.3V PCI兼容（按照PCI规范修订版2.2 ）
紧凑型PCI热插拔准备
多种封装/引脚排列在所有密度的产品
- 208至484引脚PQFP中和FBGA封装
- 简化跨密度设计迁移
在系统内可编程 （ ISR ）
- JTAG兼容的板载配置
- 设计变更不会导致引脚排列变化
IEEE1149.1 JTAG边界扫描
引脚对引脚兼容，赛普拉斯的高端
Delta39K CPLD器件可以方便的迁移路径
- 更多的嵌入式存储器
- 传播感知 PLL
- 更高的密度和更高速的设备
- 高速I / O标准更多
开发软件
经
- IEEE一千一百六十四分之一千零七十六VHDL或IEEE 1364 Verilog的背景
敏感编辑
- 的Active-HDL图形FSM有限状态机编辑器
- 的Active-HDL SIM后期合成的时序仿真
- 架构浏览器进行详细设计分析
- 对于关键路径分析静态时序分析器
—
在Windows 98 ， Windows NT的 ，
视窗ME ， Windows 2000中和Sun Solaris
2.5及更高版本为99美元
—
支持所有赛普拉斯的可编程逻辑产品
Quantum38K ISR CPLD家庭成员
通道
内存
（ KB的）
16
24
48
最大I / O
引脚
174
218
302
f
MAX2
（兆赫）
125
125
125
速度 - 吨
PD
引脚到引脚
（纳秒）
10
10
10
待我
CC
[2]
T
A
=25×C
3.3/2.5V
5毫安
5毫安
10毫安
设备
38K30
38K50
38K100
典型的盖茨
[1]
16K–48K
23K–72K
46K–144K
宏单元
512
768
1536
注意事项：
典型的门1的上限由假设只有50％的信道存储器的用于计算的。
2.待机我
CC
值是用无负荷输出和稳定的输入。
赛普拉斯半导体公司
文件编号： 38-03043牧师* G
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年4月18日
Quantum38K ISR
CPLD系列
Quantum38K速箱
[3]
设备
38K30
38K50
38K100
125
X
X
X
83
X
X
X
器件封装发售及I / O数量，包括专用时钟和控制输入
设备
38K30
38K50
38K100
208-EQFP
28x28毫米
0.5毫米间距
136
136
136
256-FBGA
17x17毫米
1.0毫米间距
174
180
180
218
302
484-FBGA
23x23毫米
1.0毫米间距
注意：
这里显示的3速箱是用于商业经营范围。请参阅Quantum38K部件号（订购信息），第24页industri-
AL-速度范围内箱。
文件编号： 38-03043牧师* G
第45 2
Quantum38K ISR
CPLD系列
GCLK [3 ：0]的
4
GCLK [3 ：0]的
4
4
GCTL [3 ：0]的
I / O块7
4
4
I / O组6
4
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
GCLK [3 ：0]的
4
4
4
4
I / O组0
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
GCLK [3 ：0]的
4
4
4
4
I / O库1
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
LB 0
LB 1
LB 7
LB 6
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
PIM
LB 2
LB 3
LB 5
LB 4
通道
内存
I / O组2
I / O组3
图1. Quantum38K100框图（ 3行×4列）与I / O组结构
文件编号： 38-03043牧师* G
第45 3
I / O块4
I / O块5
Quantum38K ISR
CPLD系列
概述
该Quantum38K家族，是根据一个0.18毫米， 6层金属
CMOS逻辑制程，提供了广泛的解决方案，在很
高系统性能。随着设备的范围从512到
1536个宏单元， Quantum38K是在最高密度的CPLD
除了赛普拉斯的Delta39K市场。专
为解决大容量通信应用中，这
系列还集成了赛普拉斯的双端口内存技术
到CPLD 。
该结构是基于逻辑块簇（ LBC ），该
通过横向和纵向（ H&V ）路由连接
通道。每个LBC有八个单独的逻辑块
（磅） 。相邻LBC的是一个信道存储器块，其
可以直接从I / O引脚访问。这些通道
存储器块是高度可配置的，并且可以被级联
在宽度和深度。看
图1
供的方框图
Quantum38K架构。
在Quantum38K家族的所有成员都赛普拉斯
高度重视，在系统重新编程（ ISR ）功能，
这简化了设计和制造流动，从而
降低了成本。在ISR功能提供去重建的能力
图中的设备，无需更改设计的原因
在大多数情况下，引出线或定时的变化。赛普拉斯ISR
功能是通过JTAG兼容的串行执行
界面。数据移入和移出通过TDI和TDO
分别引脚。卓越的可布线性，单纯的计时，而
ISR允许用户更改现有的逻辑设计，同时simul-
taneously固定的引脚分配和维护系统
性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该
Quantum38K系列还具有用户可编程
总线保持和每个I / O引脚的压摆率控制功能。
AnyVolt接口
所有Quantum38K器件具有一个片上稳压器，
接受3.3V或2.5V的V
CC
电源引脚，它降压
在内部1.8V时，电压电平的核心操作所处的。
随着Quantum38K的AnyVolt技术， I / O引脚可以
连接到1.8V或者2.5V ，或3.3V 。所有Quantum38K
设备是3.3V宽容，无论V的
CCIO
或V
CC
设置。
设备
38K
V
CC
3.3V或2.5V
V
CCIO
3.3V或2.5V或1.8V
全球路由描述
该Quantum38K的路由体系结构是由
H&V布线通道。这些路由通道允许信号
从各Quantum38K架构组件的至
彼此通信。除了水平
和垂直布线通道的互连I / O插槽，
通道内存块，逻辑块群，每个LBC
包含一个可编程互连矩阵（ PIM ） ，这
用于路由信号的逻辑块中。
图2
是的布线通道的框图
在Quantum38K架构中的接口。在LBC是
完全相同的Quantum38K CPLD的每一个成员
家庭。
逻辑块簇（ LBC ）
该Quantum38K体系结构由多个逻辑块
群集，其中每一个有八个逻辑块（ LB）
通过PIM连接，如图
网络连接gure 3 。
所有LBCs接口
彼此通过水平和垂直路由通道。
I / O模块
LB
LB
LB
LB
LB
72
LB
簇
PIM
LB
LB
LB
LB
64
LB
LB
簇
内存
块
LB
LB
簇
内存
块
LB
LB
通道
内存
块
通道内存
输出驱动器
中的专用磁道
水平和垂直
布线通道
72
I / O模块
64
H-到-V
PIM
V-到-H的
PIM
从I / O单元的输入引脚
行驶在专用轨道
水平和垂直路由
频道
图2. Quantum38K路由接口
文件编号： 38-03043牧师* G
第45 4
QQ：2880707522 复制
