Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 5专用的输入，包括4个时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
在所有的I / O可编程总线保持功能
智能化产品长期分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 4％的设备时钟同步
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的精良
UCT项阵列，乘积项分配器和16个宏单元。该
PIM从逻辑块输出和所有IN-分配信号
把引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和在 -
在线编程（ ISR ） ，从而简化了设计
制造流动，从而降低了成本。在ISR为特色的
TURE提供了重新配置设备而不必将能力
荷兰国际集团的设计变更导致引出线或时间的变化。该
赛普拉斯ISR功能是通过JTAG -并发症实现
蚂蚁的串行接口。数据移入和移出通过TDI
和TDO引脚。由于优越的可布线性
和Ultra37000设备的简单时序模式，使ISR
用户可以同时改变现有的逻辑设计
固定的引脚分配和维护系统perfor-
曼斯。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范， meet-兼容
荷兰国际集团的电气和时序要求。该Ultra37000
家庭功能对所有用户可编程总线保持功能
I / O操作。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，不仅能够支持
端口5V或3.3V的I / O电平。 V
CCO
连接提供的钙
pability接口为5V或3.3V总线。通过连接
在V
CCO
销至5V的用户保证5V TTL电平的
输出。如果V
CCO
被连接到3.3V的输出电平满足
3.3V JEDEC标准的CMOS电平，并承受5V的电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些设备
支持3.3V JEDEC标准CMOS输出电平，并
5V容限。这些器件允许3.3V ISR编程。
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
=2V.
赛普拉斯半导体公司
文件编号： 38-03007牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年3月15日
Ultra37000 CPLD系列
Ultra37000家庭结构概述
可编程互连矩阵
可编程互连矩阵（PIM）由一个
完全全局布线矩阵信号从I / O引脚和
反馈来自逻辑块。该PIM提供了非常
强大的互联互通，以避免接头和密度的限制。
输入到PIM包括所有的I / O和专用输入引脚
从逻辑块内的所有宏小区的反馈。该
与引脚数和数量的PIM投入数量增加
逻辑块。来自PIM的输出信号路由到
适当的逻辑块数。每个逻辑块接收36 IN-
把来自PIM和它们的互补，从而允许32位
操作可以在单程通过实施
装置。投入的广泛号逻辑块也IM-
证明了Ultra37000家庭的路由能力。
PIM的一个重要特点是它的简单的定时。该prop-
通过PIM agation延迟是占在定时
规格为每一个设备。没有额外的延迟为
通过PIM旅行。事实上，所有的输入通过旅行
PIM 。其结果是，不存在路径依赖的定时参
ETERS上Ultra37000设备。最坏情况下的PIM延误
在所有适当的Ultra37000规范中。
通过PIM路由的信号是完全不可见的
用户。所有的路由软件，没有手来完成路由
是必要的。
经
和第三方开发包
自动将设计为Ultra37000家庭的垫 -
之三分钟。的最后，丰富的布线资源
Ultra37000家庭容纳最后一分钟的变化逻辑
同时保持固定的引脚分配。
逻辑块
逻辑块是Ultra37000的基本构建块
架构。它由一个乘积项阵列，智能
乘积项分配器， 16个宏单元，和一个数字I / O的
细胞。 I / O单元的数量取决于设备上
使用。请参阅
图1
为框图。
产品期限阵列
每个逻辑块设有一个72× 87的可编程产品
项阵列。该阵列接受来自PIM ， 36输入端，
从宏蜂窝反馈和器件引脚起源。活跃
所有这些输入的低电平和高电平有效版本
生成以创建完整的72个输入字段。 87个产品
阵列中的术语可以从任何的72的输入来创建。
在87项产品中，80是一般用途的
将16个宏单元中的逻辑块。四，其余的
在逻辑块7的乘积项输出使能（ OE ）
产品条款。每个OE乘积项最多控制
8的16个宏单元的并且是可选择的对个人
宏单元的基础。换句话说，每一个I / O元件可以选择BE-
吐温2 OE产品条款1 ，以控制输出缓冲器。
第2这四个OE产品而言是可用的，以
在一个逻辑块的I / O宏单元的上半部分。另
2 OE产品而言是提供给我的下半部分输入/输出
宏小区中的一个逻辑块。
在每个逻辑块接下来的两个乘积项是专门
异步设置和异步复位乘积项。该
最终产物术语是乘积项时钟。定，复位， OE
和产品长期时钟的极性控制，实现OR
函数在整个数组一次。
3
0
16
产品
条款
2
I / O
CELL
0
2
宏观
CELL
0
宏观
CELL
1
7
0
16
产品
条款
细胞
2, 4, 6 8, 10, 12
从
PIM
36
72 x 87
产品期限
ARRAY
80
产品
TERM
分配器
0
16
产品
条款
宏观
CELL
14
宏观
CELL
15
I / O
CELL
14
0
16
TO
PIM
产品
条款
16
8
用50％图1.逻辑块埋宏单元
文件编号： 38-03007牧师**
第67 4
Ultra37000 CPLD系列
低功耗选项
每个逻辑块可以在高速模式下为关键操作
路径的性能，或在低功率模式下对功率保守
化。的逻辑块的模式由用户的逻辑块上设置
由逻辑块的基础。
产品期限分配器
通过产品项分配器，软件会自动显示
进贡的16个宏单元的逻辑中产品条款
根据需要阻止。共有80项产品可从
当地的乘积项阵列。乘积项分配器亲
国际志愿组织在不影响性能的两个重要的功能：
产品长期指导和乘积项共享。
产品期限督导
产品长期转向是分配产品的过程
条款宏单元需要。例如，如果一个宏蜂窝
需要10个乘积项，而另一个需要短短三年中，
乘积项分配器将“引导”十品项之一
宏单元和3至另一个。在Ultra37000设备，的精良
UCT条款转向以个人为基础。任何数量的BE-
吐温0和16的产品而言，可以操纵任何宏。
需要注意的是0产品条款的情况下的特定是非常有用的
宏小区是未使用或用作输入寄存器。
产品期限分享
乘积项共享是使用相同的产品的方法
长期多个宏单元中。例如，如果超过
一个输出在其方程的一个或多个产品术语
通用于其他的输出，这些产品的术语是仅
编程一次。该Ultra37000乘积项分配器AL-
低点横跨四个输出宏单元组应用的领域分享
可以时尚。该软件会自动利用了
这种能力，在用户没有进行干预。
需要注意的是，无论乘积项共享，也不乘积项steer-
荷兰国际集团对产品的速度的任何影响。所有的最坏情况
转向和分配结构都在被纳入
时序规格Ultra37000设备。
Ultra37000宏单元
在每个逻辑块有16个宏单元。宏单元
可以是I / O宏单元，其中包括I / O单元其中
与一个I / O引脚相关，或埋宏单元，它做的
无法连接到I / O 。 I / O宏单元的组合，
埋宏单元从设备到不同的设备。
埋宏单元
图2
显示掩埋宏小区的体系结构。该
埋宏单元的特点是可以被配置为一个寄存器
组合，一个D触发器，一个T触发器，或电平触发的
锁存器。
该寄存器可以设置异步或异步重新
定在逻辑块级别与单独设置和复位的精良
UCT条款。所有这些产品的功能方面可编
BLE极性。这允许寄存器进行设置或重置基础
在AND表达式或或表达式。
时钟寄存器是非常灵活的。四个全球同步的
理性时钟和一个乘积项时钟可用于时钟
注册。此外，每个时钟具有可编程宝
larity使得寄存器可以在下降沿触发以及
上升沿（参见时钟部分）。时钟极性是CHO-
孙中山在逻辑块级。
埋宏单元还支持输入寄存器功能。
掩埋宏小区可以被配置为充当输入稳压
存器（ D型或锁存器），其输入来自I / O引脚AS-i
sociated与相邻宏小区。所有bur-的输出
的IED宏小区直接发送到PIM的不管其
配置。
I / O宏单元
图2
示出了在I / O宏单元的体系结构。该
的I / O宏单元支持相同功能的掩埋巨
rocell ，增加了I / O能力。在的输出
宏，极性控制MUX可以选择主动
低电平或高电平信号。这具有的附加优点
让显著降低的逻辑发生在许多应用
系统蒸发散。
该Ultra37000宏功能的反馈路径的PIM
从I / O引脚的输入路径分开。这意味着，如果
宏被埋葬（反馈仅在内部） ，相关的
I / O引脚仍然可以用作输入。
在所有的I / O总线保持功能
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，在这样降低了系统噪声总线IN-
terface应用。总线保持还允许使用的DE-
副引脚保持悬空在黑板上，这是partic-
原型期间ularly有用的设计师可以路由新
信号提供给设备，而无需切割痕迹连接到V
CC
或GND 。欲了解更多信息，请参阅应用说明“非
derstanding总线保持
赛普拉斯的CPLD的一个特点。 “
可编程斜率控制
每路输出都具有可编程配置位，其中规定
输出转换速率快或慢。对于涉及设计
符合FCC排放标准的慢边缘提供
降低系统噪声。对于要求很高的perfor-设计
MANCE快速边沿速率提供了最大的系统perfor-
曼斯。
文件编号： 38-03007牧师**
第67 5
Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 五个专用的输入，包括4时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
所有I / O的可编程总线保持功能
智能乘积项分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 每个设备四个同步时钟
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
- 铅（Pb） ，免费提供包装
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
= 2V.
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的
乘积项阵列，乘积项分配器和16个宏单元。
在PIM从逻辑块输出和所有的信号分配
输入引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和
在系统内可编程（ ISR ） ，这简化了
设计及制造流程，从而降低成本。该
ISR功能提供了重新配置设备的能力
无需设计变更引起的引脚或定时
变化。赛普拉斯ISR功能是通过实现
JTAG兼容的串行接口。数据移入和移出
通过TDI和TDO引脚。由于该
卓越的可布线性和Ultra37000简单的时序模型
设备， ISR允许用户更改现有的逻辑设计
同时固定的引脚分配和
维持系统的性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该
Ultra37000系列具有用户可编程总线保持
能力上的所有I / O 。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，并可以操作
支持5V或3.3V的I / O电平。 V
CCO
连接提供
接口为5V或3.3V总线的能力。通过
连接V
CCO
销至5V的用户保证5V TTL电平
上的输出。如果V
CCO
被连接到3.3V的输出电平
满足3.3V JEDEC标准的CMOS电平，并能够承受5V电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些
器件支持3.3V JEDEC标准CMOS输出电平，
并支持5V电压。这些器件允许3.3V ISR
编程。
赛普拉斯半导体公司
文件编号： 38-03007牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月25日
Ultra37000 CPLD系列
速箱
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
器件封装提供与I / O数
44-
领导
TQFP
44-
领导
CLCC
48-
领导
FBGA
84-
领导
CLCC
100-
领导
TQFP
100-
领导
FBGA
160-
领导
TQFP
160-
领导
CQFP
208-
领导
PQFP
208-
领导
CQFP
256-
领导
BGA
256-
领导
FBGA
352-
领导
BGA
37
37
37
37
37
69
69
69
69
85
133
125
133
133
165
165
165
逻辑块
逻辑块是Ultra37000的基本构建块
架构。它由一个乘积项阵列，智能
乘积项分配器， 16个宏单元，和一个数字I / O的
细胞。 I / O单元的数量取决于设备上
使用。请参阅
图1
为框图。
产品期限阵列
每个逻辑块设有一个72× 87的可编程产品
项阵列。该阵列接受来自PIM ， 36输入端，
从宏蜂窝反馈和器件引脚起源。活跃
所有这些输入的低电平和高电平有效版本
生成以创建完整的72个输入字段。 87个产品
阵列中的术语可以从任何的72的输入来创建。
在87项产品中，80是一般用途的
将16个宏单元中的逻辑块。四，其余的
在逻辑块7的乘积项输出使能（ OE ）
产品条款。每个OE乘积项最多控制
8的16个宏单元的并且是可选择的对个人
宏单元的基础。换句话说，每一个I / O元件可以选择
两个OE产品而言，以控制输出1之间
缓冲区。第2这四个OE产品而言是
提供给I / O宏单元中的逻辑块的上半部分。
其他两个OE产品而言是可用的下半部
在一个逻辑块的I / O宏单元。
在每个逻辑块接下来的两个乘积项是专门
异步设置和异步复位乘积项。该
最终产物术语是乘积项时钟。定，复位， OE
和产品长期时钟的极性控制，实现OR
函数在整个数组一次。
165
197
197
197
269
269
197
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
400-
领导
FBGA
200
167
154
143
X
X
X
X
X
X
X
125
100
X
X
X
X
X
X
X
83
66
Ultra37000家庭结构概述
可编程互连矩阵
在PIM由一个完全的全球路由矩阵的
从I / O管脚和反馈从逻辑块的信号。该
PIM提供了非常强大的互联互通，以避免装修
和密度的限制。
输入到PIM包括所有的I / O和专用输入引脚
从逻辑块内的所有宏小区的反馈。该
与引脚数和数量的PIM投入数量增加
逻辑块。来自PIM的输出信号路由到
适当的逻辑块数。每个逻辑块接收36
来自PIM和它们的互补输入端，允许32位
操作可以在单程通过实施
装置。输入的宽号码给逻辑块也
提高了Ultra37000家族的路由能力。
PIM的一个重要特点是它的简单的定时。该propa-
通过PIM gation延迟是占在定时
规格为每一个设备。没有额外的延迟为
通过PIM旅行。事实上，所有的输入通过旅行
PIM 。其结果是，不存在路径依赖的定时参
ETERS上Ultra37000设备。最坏情况下的PIM延误
在所有适当的Ultra37000规范中。
通过PIM路由的信号是完全不可见的
用户。所有的路由软件，没有手来完成路由
是必要的。
经
和第三方开发包
自动将设计为Ultra37000家庭在
此事分钟。的最后，丰富的布线资源
Ultra37000家庭容纳最后一分钟的变化逻辑
同时保持固定的引脚分配。
文件编号： 38-03007牧师* D
第64 3
Ultra37000 CPLD系列
3
016
产品
条款
2
I / O
CELL
0
2
宏观
CELL
0
宏观
CELL
1
7
016
产品
条款
细胞
2, 4, 6 8, 10, 12
从
PIM
36
72 x 87
产品期限
ARRAY
80
产品
TERM
分配器
016
产品
条款
宏观
CELL
14
宏观
CELL
15
I / O
CELL
14
016
TO
PIM
产品
条款
16
8
用50％图1.逻辑块埋宏单元
低功耗选项
每个逻辑块可以在高速模式下为关键操作
路径的性能，或在低功率模式下对功率conser-
VATION 。的逻辑块的模式由用户的逻辑块上设置
由逻辑块的基础。
产品期限分配器
通过产品项分配器，软件会自动
分布在16个宏单元的逻辑中产品条款
根据需要阻止。共有80项产品可从
当地的乘积项阵列。乘积项分配器
提供了两个重要的功能，而不会影响perfor-
曼斯：乘积项转向和乘积项共享。
产品期限督导
产品长期转向是分配产品的过程
条款宏单元需要。例如，如果一个宏蜂窝
需要10个乘积项，而另一个需要短短三年中，
乘积项分配器将“引导”十品项之一
宏单元和3至另一个。在Ultra37000设备，
产品条款被转向以个人为基础。任何数量
乘积项为0至16 ，可以操纵到任何
宏单元。需要注意的是0产品而言的情况下很有用
一个特定的宏小区是未使用或用作输入寄存器。
产品期限分享
乘积项共享是使用相同的产品的方法
长期多个宏单元中。例如，如果超过
一个输出在其方程的一个或多个产品术语
通用于其他的输出，这些产品的术语是仅
编程一次。该Ultra37000乘积项分配器
允许跨四个输出宏单元组中共享
变时尚。该软件会自动利用
这个能力-用户不必介入。
需要注意的是，无论乘积项共享，也不乘积项
转向对产品的速度的任何影响。所有
最坏情况下的转向和分配结构已
在时序规格Ultra37000注册
设备。
Ultra37000宏单元
在每个逻辑块有16个宏单元。宏单元
可以是I / O宏单元，其中包括I / O单元其中
与一个I / O引脚相关，或埋宏单元，它做的
无法连接到I / O 。 I / O宏单元的组合，
埋宏单元从设备到不同的设备。
埋宏单元
图2
显示掩埋宏小区的体系结构。该
埋宏单元的特点是可以被配置为一个寄存器
组合，一个D触发器，一个T触发器，或电平触发的
锁存器。
该寄存器可以设置异步或异步
在逻辑块级重置与单独设置和复位
产品条款。所有这些产品的功能方面编程
梅布尔极性。这允许寄存器被置位或复位
基于与表达或OR表达式。
时钟寄存器是非常灵活的。全球四大
同步时钟和一个乘积项时钟提供给
时钟寄存器。此外，每个时钟功能编程
梅布尔极性使能寄存器的下降，因为被触发
还有上升沿（见时钟部分） 。时钟极性
被选择的逻辑块的水平。
文件编号： 38-03007牧师* D
第64 4
Ultra37000 CPLD系列
埋宏单元还支持输入寄存器功能。
掩埋宏小区可以被配置为充当输入
寄存器（ D型或锁存器） ，其输入是来自I / O引脚
与相邻宏小区相关联。所有的输出
埋宏单元被直接发送到PIM无论其
配置。
I / O宏单元
图2
示出了在I / O宏单元的体系结构。该
的I / O宏单元支持相同功能的掩埋
宏单元，增加了I / O能力。在的输出
宏，极性控制MUX可以选择主动
低电平或高电平信号。这具有附加的优点
让显著降低的逻辑发生在许多应用程序中
阳离子。
该Ultra37000宏功能的反馈路径的PIM
从I / O引脚的输入路径分开。这意味着，如果
宏被埋葬（反馈仅在内部） ，相关的
I / O引脚仍然可以用作输入。
在所有的I / O总线保持功能
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，从而降低了在系统中的噪音
总线接口的应用程序。总线保持还允许
未使用的器件引脚保持悬空在黑板上，
它的原型中特别有用，因为设计人员可以
航路新信号设备没有切割痕迹连接
系统蒸发散到V
CC
或GND 。欲了解更多信息，请参阅该应用程序
记
了解赛普拉斯的CPLD的总线保持-的功能。
可编程斜率控制
每路输出都具有可编程配置位，其中规定
输出转换速率快或慢。对于涉及设计
符合FCC排放标准的慢边缘提供
降低系统噪声。对于要求很高的perfor-设计
MANCE快速边沿速率提供了最大的系统perfor-
曼斯。
I / O宏单元
从PTM
0
16
产品
条款
0
1
C25
P
D / T / L
0
1
2
3
O
R
解码
快
SLEW
慢
0
O
Q
1
0
1
C4
“0”
“1”
0
1
2
3
O
O
C26
I / O单元
4
C0 C1 C24
1
0
C6 C5
C2 C3
埋宏单元
从PTM
0
16
产品
条款
C25
0
1
0
0
1
2
3
1
Q
C7
0
O
P
D / T / L
R
解码
Q
1
O
4
C0 C1 C24
1
0
C2 C3
反馈给PIM
反馈给PIM
反馈给PIM
异步
BLOCK RESET
4同步时钟（ CLK0 ， CLK1 ， CLK2 ， CLK3 ）
异步
1异步时钟（ PTCLK ）
BLOCK预设
OE0 OE1
图2. I / O和埋宏单元
文件编号： 38-03007牧师* D
第64个5
Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 五个专用的输入，包括4时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
在所有的I / O可编程总线保持功能
智能化产品长期分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 每个设备四个同步时钟
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的
乘积项阵列，乘积项分配器和16个宏单元。
在PIM从逻辑块输出和所有的信号分配
输入引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和在 -
在线编程（ ISR ） ，从而简化了设计
制造流动，从而降低了成本。在ISR
功能提供了重新配置的设备没有能力
有设计变更引起的引脚或时间的变化。该
赛普拉斯ISR功能是通过一个JTAG-实施
兼容的串行接口。数据移入和移出通
TDI和TDO引脚。由于优越的
布通率和Ultra37000设备的简单时序模式，
ISR允许用户更改现有的逻辑设计，同时simul-
taneously固定的引脚分配和维护系统
性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该
Ultra37000系列具有用户可编程总线保持
能力上的所有I / O 。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，并可以操作
支持5V或3.3V的I / O电平。 V
CCO
连接提供
接口为5V或3.3V总线的能力。通过
连接V
CCO
销至5V的用户保证5V TTL电平
上的输出。如果V
CCO
被连接到3.3V的输出电平
满足3.3V JEDEC标准的CMOS电平，并能够承受5V电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些
器件支持3.3V JEDEC标准CMOS输出电平，
并支持5V电压。这些器件允许3.3V ISR
编程。
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
= 2V.
赛普拉斯半导体公司
文件编号： 38-03007牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年7月7日
Ultra37000 CPLD系列
速箱
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
器件封装发售& I / O数
44-
领导
TQFP
44-
领导
CLCC
48-
领导
FBGA
84-
领导
CLCC
100-
领导
TQFP
100-
领导
FBGA
160-
领导
TQFP
160-
领导
CQFP
208-
领导
PQFP
208-
领导
CQFP
256-
领导
BGA
256-
领导
FBGA
352-
领导
BGA
37
37
37
37
37
69
69
69
69
85
133
125
133
133
165
165
165
逻辑块
逻辑块是Ultra37000的基本构建块
架构。它由一个乘积项阵列，智能
乘积项分配器， 16个宏单元，和一个数字I / O的
细胞。 I / O单元的数量取决于设备上
使用。请参阅
图1
为框图。
产品期限阵列
每个逻辑块设有一个72× 87的可编程产品
项阵列。该阵列接受来自PIM ， 36输入端，
从宏蜂窝反馈和器件引脚起源。活跃
所有这些输入的低电平和高电平有效版本
生成以创建完整的72个输入字段。 87个产品
阵列中的术语可以从任何的72的输入来创建。
在87项产品中，80是一般用途的
将16个宏单元中的逻辑块。四，其余的
在逻辑块7的乘积项输出使能（ OE ）
产品条款。每个OE乘积项最多控制
8的16个宏单元的并且是可选择的对个人
宏单元的基础。换句话说，每一个I / O元件可以选择
两个OE产品而言，以控制输出1之间
缓冲区。第2这四个OE产品而言是
提供给I / O宏单元中的逻辑块的上半部分。
其他两个OE产品而言是可用的下半部
在一个逻辑块的I / O宏单元。
在每个逻辑块接下来的两个乘积项是专门
异步设置和异步复位乘积项。该
最终产物术语是乘积项时钟。定，复位， OE
和产品长期时钟的极性控制，实现OR
函数在整个数组一次。
165
197
197
197
269
269
197
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
400-
领导
FBGA
200
167
154
143
X
X
X
X
X
X
X
125
100
X
X
X
X
X
X
X
83
66
Ultra37000家庭结构概述
可编程互连矩阵
在PIM由一个完全的全球路由矩阵的
从I / O管脚和反馈从逻辑块的信号。该
PIM提供了非常强大的互联互通，以避免装修
和密度的限制。
输入到PIM包括所有的I / O和专用输入引脚
从逻辑块内的所有宏小区的反馈。该
与引脚数和数量的PIM投入数量增加
逻辑块。来自PIM的输出信号路由到
适当的逻辑块数。每个逻辑块接收36
来自PIM和它们的互补输入端，允许32位
操作可以在单程通过实施
装置。输入的宽号码给逻辑块也
提高了Ultra37000家族的路由能力。
PIM的一个重要特点是它的简单的定时。该propa-
通过PIM gation延迟是占在定时
规格为每一个设备。没有额外的延迟为
通过PIM旅行。事实上，所有的输入通过旅行
PIM 。其结果是，不存在路径依赖的定时参
ETERS上Ultra37000设备。最坏情况下的PIM延误
在所有适当的Ultra37000规范中。
通过PIM路由的信号是完全不可见的
用户。所有的路由软件，没有手来完成路由
是必要的。
经
和第三方开发包
自动将设计为Ultra37000家庭在
此事分钟。的最后，丰富的布线资源
Ultra37000家庭容纳最后一分钟的变化逻辑
同时保持固定的引脚分配。
文件编号： 38-03007牧师* C
第62 3
Ultra37000 CPLD系列
3
016
产品
条款
2
I / O
CELL
0
2
宏观
CELL
0
宏观
CELL
1
7
016
产品
条款
细胞
2, 4, 6 8, 10, 12
从
PIM
36
72 x 87
产品期限
ARRAY
80
产品
TERM
分配器
016
产品
条款
宏观
CELL
14
宏观
CELL
15
I / O
CELL
14
016
TO
PIM
产品
条款
16
8
用50％图1.逻辑块埋宏单元
低功耗选项
每个逻辑块可以在高速模式下为关键操作
路径的性能，或在低功率模式下对功率conser-
VATION 。的逻辑块的模式由用户的逻辑块上设置
由逻辑块的基础。
产品期限分配器
通过产品项分配器，软件会自动
分布在16个宏单元的逻辑中产品条款
根据需要阻止。共有80项产品可从
当地的乘积项阵列。乘积项分配器
提供了两个重要的功能，而不会影响perfor-
曼斯：乘积项转向和乘积项共享。
产品期限督导
产品长期转向是分配产品的过程
条款宏单元需要。例如，如果一个宏蜂窝
需要10个乘积项，而另一个需要短短三年中，
乘积项分配器将“引导”十品项之一
宏单元和3至另一个。在Ultra37000设备，
产品条款被转向以个人为基础。任何数量
乘积项为0至16 ，可以操纵到任何
宏单元。需要注意的是0产品而言的情况下很有用
一个特定的宏小区是未使用或用作输入寄存器。
产品期限分享
乘积项共享是使用相同的产品的方法
长期多个宏单元中。例如，如果超过
一个输出在其方程的一个或多个产品术语
通用于其他的输出，这些产品的术语是仅
编程一次。该Ultra37000乘积项分配器
允许跨四个输出宏单元组中共享
变时尚。该软件会自动利用
这个能力-用户不必介入。
需要注意的是，无论乘积项共享，也不乘积项
转向对产品的速度的任何影响。所有最坏
情况下的转向和分配结构已经其纳入
在额定时间规格Ultra37000设备。
Ultra37000宏单元
在每个逻辑块有16个宏单元。宏单元
可以是I / O宏单元，其中包括I / O单元其中
与一个I / O引脚相关，或埋宏单元，它做的
无法连接到I / O 。 I / O宏单元的组合，
埋宏单元从设备到不同的设备。
埋宏单元
图2
显示掩埋宏小区的体系结构。该
埋宏单元的特点是可以被配置为一个寄存器
组合，一个D触发器，一个T触发器，或电平触发的
锁存器。
该寄存器可以设置异步或异步
在逻辑块级重置与单独设置和复位
产品条款。所有这些产品的功能方面编程
梅布尔极性。这允许寄存器被置位或复位
基于与表达或OR表达式。
时钟寄存器是非常灵活的。全球四大
同步时钟和一个乘积项时钟提供给
时钟寄存器。此外，每个时钟功能编程
梅布尔极性使能寄存器的下降，因为被触发
还有上升沿（见时钟部分） 。时钟极性
被选择的逻辑块的水平。
文件编号： 38-03007牧师* C
第62 4
Ultra37000 CPLD系列
埋宏单元还支持输入寄存器功能。
掩埋宏小区可以被配置为充当输入
寄存器（ D型或锁存器） ，其输入是来自I / O引脚
与相邻宏小区相关联。所有的输出
埋宏单元被直接发送到PIM无论其
配置。
I / O宏单元
图2
示出了在I / O宏单元的体系结构。该
的I / O宏单元支持相同功能的掩埋
宏单元，增加了I / O能力。在的输出
宏，极性控制MUX可以选择主动
低电平或高电平信号。这具有附加的优点
让显著降低的逻辑发生在许多应用程序中
阳离子。
该Ultra37000宏功能的反馈路径的PIM
从I / O引脚的输入路径分开。这意味着，如果
宏被埋葬（反馈仅在内部） ，相关的
I / O引脚仍然可以用作输入。
在所有的I / O总线保持功能
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，从而减少了在巴士─系统噪声
接口应用。总线保持还可以让闲置
器件引脚保持悬空在黑板上，这是
原型开发过程中尤其有用，因为设计师可以路由
新的信号设备没有切割痕迹的连接
V
CC
或GND 。欲了解更多信息，请参阅应用笔记
“了解总线保持 - 赛普拉斯的CPLD的一个特点。 ”
可编程斜率控制
每路输出都具有可编程配置位，其中规定
输出转换速率快或慢。对于涉及设计
符合FCC排放标准的慢边缘提供
降低系统噪声。对于要求很高的perfor-设计
MANCE快速边沿速率提供了最大的系统perfor-
曼斯。
文件编号： 38-03007牧师* C
第62 5
Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 五个专用的输入，包括4时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
在所有的I / O可编程总线保持功能
智能化产品长期分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 每个设备四个同步时钟
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的
乘积项阵列，乘积项分配器和16个宏单元。
在PIM从逻辑块输出和所有的信号分配
输入引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和在 -
在线编程（ ISR ） ，从而简化了设计
制造流动，从而降低了成本。在ISR
功能提供了重新配置的设备没有能力
有设计变更引起的引脚或时间的变化。该
赛普拉斯ISR功能是通过一个JTAG-实施
兼容的串行接口。数据移入和移出通
TDI和TDO引脚。由于优越的
布通率和Ultra37000设备的简单时序模式，
ISR允许用户更改现有的逻辑设计，同时simul-
taneously固定的引脚分配和维护系统
性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该
Ultra37000系列具有用户可编程总线保持
能力上的所有I / O 。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，并可以操作
支持5V或3.3V的I / O电平。 V
CCO
连接提供
接口为5V或3.3V总线的能力。通过
连接V
CCO
销至5V的用户保证5V TTL电平
上的输出。如果V
CCO
被连接到3.3V的输出电平
满足3.3V JEDEC标准的CMOS电平，并能够承受5V电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些
器件支持3.3V JEDEC标准CMOS输出电平，
并支持5V电压。这些器件允许3.3V ISR
编程。
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
= 2V.
赛普拉斯半导体公司
文件编号： 38-03007牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年7月7日
Ultra37000 CPLD系列
速箱
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
器件封装发售& I / O数
44-
领导
TQFP
44-
领导
CLCC
48-
领导
FBGA
84-
领导
CLCC
100-
领导
TQFP
100-
领导
FBGA
160-
领导
TQFP
160-
领导
CQFP
208-
领导
PQFP
208-
领导
CQFP
256-
领导
BGA
256-
领导
FBGA
352-
领导
BGA
37
37
37
37
37
69
69
69
69
85
133
125
133
133
165
165
165
逻辑块
逻辑块是Ultra37000的基本构建块
架构。它由一个乘积项阵列，智能
乘积项分配器， 16个宏单元，和一个数字I / O的
细胞。 I / O单元的数量取决于设备上
使用。请参阅
图1
为框图。
产品期限阵列
每个逻辑块设有一个72× 87的可编程产品
项阵列。该阵列接受来自PIM ， 36输入端，
从宏蜂窝反馈和器件引脚起源。活跃
所有这些输入的低电平和高电平有效版本
生成以创建完整的72个输入字段。 87个产品
阵列中的术语可以从任何的72的输入来创建。
在87项产品中，80是一般用途的
将16个宏单元中的逻辑块。四，其余的
在逻辑块7的乘积项输出使能（ OE ）
产品条款。每个OE乘积项最多控制
8的16个宏单元的并且是可选择的对个人
宏单元的基础。换句话说，每一个I / O元件可以选择
两个OE产品而言，以控制输出1之间
缓冲区。第2这四个OE产品而言是
提供给I / O宏单元中的逻辑块的上半部分。
其他两个OE产品而言是可用的下半部
在一个逻辑块的I / O宏单元。
在每个逻辑块接下来的两个乘积项是专门
异步设置和异步复位乘积项。该
最终产物术语是乘积项时钟。定，复位， OE
和产品长期时钟的极性控制，实现OR
函数在整个数组一次。
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197
197
197
269
269
197
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
400-
领导
FBGA
200
167
154
143
X
X
X
X
X
X
X
125
100
X
X
X
X
X
X
X
83
66
Ultra37000家庭结构概述
可编程互连矩阵
在PIM由一个完全的全球路由矩阵的
从I / O管脚和反馈从逻辑块的信号。该
PIM提供了非常强大的互联互通，以避免装修
和密度的限制。
输入到PIM包括所有的I / O和专用输入引脚
从逻辑块内的所有宏小区的反馈。该
与引脚数和数量的PIM投入数量增加
逻辑块。来自PIM的输出信号路由到
适当的逻辑块数。每个逻辑块接收36
来自PIM和它们的互补输入端，允许32位
操作可以在单程通过实施
装置。输入的宽号码给逻辑块也
提高了Ultra37000家族的路由能力。
PIM的一个重要特点是它的简单的定时。该propa-
通过PIM gation延迟是占在定时
规格为每一个设备。没有额外的延迟为
通过PIM旅行。事实上，所有的输入通过旅行
PIM 。其结果是，不存在路径依赖的定时参
ETERS上Ultra37000设备。最坏情况下的PIM延误
在所有适当的Ultra37000规范中。
通过PIM路由的信号是完全不可见的
用户。所有的路由软件，没有手来完成路由
是必要的。
经
和第三方开发包
自动将设计为Ultra37000家庭在
此事分钟。的最后，丰富的布线资源
Ultra37000家庭容纳最后一分钟的变化逻辑
同时保持固定的引脚分配。
文件编号： 38-03007牧师* C
第62 3
Ultra37000 CPLD系列
3
016
产品
条款
2
I / O
CELL
0
2
宏观
CELL
0
宏观
CELL
1
7
016
产品
条款
细胞
2, 4, 6 8, 10, 12
从
PIM
36
72 x 87
产品期限
ARRAY
80
产品
TERM
分配器
016
产品
条款
宏观
CELL
14
宏观
CELL
15
I / O
CELL
14
016
TO
PIM
产品
条款
16
8
用50％图1.逻辑块埋宏单元
低功耗选项
每个逻辑块可以在高速模式下为关键操作
路径的性能，或在低功率模式下对功率conser-
VATION 。的逻辑块的模式由用户的逻辑块上设置
由逻辑块的基础。
产品期限分配器
通过产品项分配器，软件会自动
分布在16个宏单元的逻辑中产品条款
根据需要阻止。共有80项产品可从
当地的乘积项阵列。乘积项分配器
提供了两个重要的功能，而不会影响perfor-
曼斯：乘积项转向和乘积项共享。
产品期限督导
产品长期转向是分配产品的过程
条款宏单元需要。例如，如果一个宏蜂窝
需要10个乘积项，而另一个需要短短三年中，
乘积项分配器将“引导”十品项之一
宏单元和3至另一个。在Ultra37000设备，
产品条款被转向以个人为基础。任何数量
乘积项为0至16 ，可以操纵到任何
宏单元。需要注意的是0产品而言的情况下很有用
一个特定的宏小区是未使用或用作输入寄存器。
产品期限分享
乘积项共享是使用相同的产品的方法
长期多个宏单元中。例如，如果超过
一个输出在其方程的一个或多个产品术语
通用于其他的输出，这些产品的术语是仅
编程一次。该Ultra37000乘积项分配器
允许跨四个输出宏单元组中共享
变时尚。该软件会自动利用
这个能力-用户不必介入。
需要注意的是，无论乘积项共享，也不乘积项
转向对产品的速度的任何影响。所有最坏
情况下的转向和分配结构已经其纳入
在额定时间规格Ultra37000设备。
Ultra37000宏单元
在每个逻辑块有16个宏单元。宏单元
可以是I / O宏单元，其中包括I / O单元其中
与一个I / O引脚相关，或埋宏单元，它做的
无法连接到I / O 。 I / O宏单元的组合，
埋宏单元从设备到不同的设备。
埋宏单元
图2
显示掩埋宏小区的体系结构。该
埋宏单元的特点是可以被配置为一个寄存器
组合，一个D触发器，一个T触发器，或电平触发的
锁存器。
该寄存器可以设置异步或异步
在逻辑块级重置与单独设置和复位
产品条款。所有这些产品的功能方面编程
梅布尔极性。这允许寄存器被置位或复位
基于与表达或OR表达式。
时钟寄存器是非常灵活的。全球四大
同步时钟和一个乘积项时钟提供给
时钟寄存器。此外，每个时钟功能编程
梅布尔极性使能寄存器的下降，因为被触发
还有上升沿（见时钟部分） 。时钟极性
被选择的逻辑块的水平。
文件编号： 38-03007牧师* C
第62 4
Ultra37000 CPLD系列
埋宏单元还支持输入寄存器功能。
掩埋宏小区可以被配置为充当输入
寄存器（ D型或锁存器） ，其输入是来自I / O引脚
与相邻宏小区相关联。所有的输出
埋宏单元被直接发送到PIM无论其
配置。
I / O宏单元
图2
示出了在I / O宏单元的体系结构。该
的I / O宏单元支持相同功能的掩埋
宏单元，增加了I / O能力。在的输出
宏，极性控制MUX可以选择主动
低电平或高电平信号。这具有附加的优点
让显著降低的逻辑发生在许多应用程序中
阳离子。
该Ultra37000宏功能的反馈路径的PIM
从I / O引脚的输入路径分开。这意味着，如果
宏被埋葬（反馈仅在内部） ，相关的
I / O引脚仍然可以用作输入。
在所有的I / O总线保持功能
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，从而减少了在巴士─系统噪声
接口应用。总线保持还可以让闲置
器件引脚保持悬空在黑板上，这是
原型开发过程中尤其有用，因为设计师可以路由
新的信号设备没有切割痕迹的连接
V
CC
或GND 。欲了解更多信息，请参阅应用笔记
“了解总线保持 - 赛普拉斯的CPLD的一个特点。 ”
可编程斜率控制
每路输出都具有可编程配置位，其中规定
输出转换速率快或慢。对于涉及设计
符合FCC排放标准的慢边缘提供
降低系统噪声。对于要求很高的perfor-设计
MANCE快速边沿速率提供了最大的系统perfor-
曼斯。
文件编号： 38-03007牧师* C
第62 5
Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 五个专用的输入，包括4时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
所有I / O的可编程总线保持功能
智能乘积项分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 每个设备四个同步时钟
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
- 铅（Pb） ，免费提供包装
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
= 2V.
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的
乘积项阵列，乘积项分配器和16个宏单元。
在PIM从逻辑块输出和所有的信号分配
输入引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和
在系统内可编程（ ISR ） ，这简化了
设计及制造流程，从而降低成本。该
ISR功能提供了重新配置设备的能力
无需设计变更引起的引脚或定时
变化。赛普拉斯ISR功能是通过实现
JTAG兼容的串行接口。数据移入和移出
通过TDI和TDO引脚。由于该
卓越的可布线性和Ultra37000简单的时序模型
设备， ISR允许用户更改现有的逻辑设计
同时固定的引脚分配和
维持系统的性能。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范兼容，
符合电气和时序要求。该
Ultra37000系列具有用户可编程总线保持
能力上的所有I / O 。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，并可以操作
支持5V或3.3V的I / O电平。 V
CCO
连接提供
接口为5V或3.3V总线的能力。通过
连接V
CCO
销至5V的用户保证5V TTL电平
上的输出。如果V
CCO
被连接到3.3V的输出电平
满足3.3V JEDEC标准的CMOS电平，并能够承受5V电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些
器件支持3.3V JEDEC标准CMOS输出电平，
并支持5V电压。这些器件允许3.3V ISR
编程。
赛普拉斯半导体公司
文件编号： 38-03007牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月25日
Ultra37000 CPLD系列
速箱
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
器件封装提供与I / O数
44-
领导
TQFP
44-
领导
CLCC
48-
领导
FBGA
84-
领导
CLCC
100-
领导
TQFP
100-
领导
FBGA
160-
领导
TQFP
160-
领导
CQFP
208-
领导
PQFP
208-
领导
CQFP
256-
领导
BGA
256-
领导
FBGA
352-
领导
BGA
37
37
37
37
37
69
69
69
69
85
133
125
133
133
165
165
165
逻辑块
逻辑块是Ultra37000的基本构建块
架构。它由一个乘积项阵列，智能
乘积项分配器， 16个宏单元，和一个数字I / O的
细胞。 I / O单元的数量取决于设备上
使用。请参阅
图1
为框图。
产品期限阵列
每个逻辑块设有一个72× 87的可编程产品
项阵列。该阵列接受来自PIM ， 36输入端，
从宏蜂窝反馈和器件引脚起源。活跃
所有这些输入的低电平和高电平有效版本
生成以创建完整的72个输入字段。 87个产品
阵列中的术语可以从任何的72的输入来创建。
在87项产品中，80是一般用途的
将16个宏单元中的逻辑块。四，其余的
在逻辑块7的乘积项输出使能（ OE ）
产品条款。每个OE乘积项最多控制
8的16个宏单元的并且是可选择的对个人
宏单元的基础。换句话说，每一个I / O元件可以选择
两个OE产品而言，以控制输出1之间
缓冲区。第2这四个OE产品而言是
提供给I / O宏单元中的逻辑块的上半部分。
其他两个OE产品而言是可用的下半部
在一个逻辑块的I / O宏单元。
在每个逻辑块接下来的两个乘积项是专门
异步设置和异步复位乘积项。该
最终产物术语是乘积项时钟。定，复位， OE
和产品长期时钟的极性控制，实现OR
函数在整个数组一次。
165
197
197
197
269
269
197
设备
CY37032V
CY37064V
CY37128V
CY37192V
CY37256V
CY37384V
CY37512V
400-
领导
FBGA
200
167
154
143
X
X
X
X
X
X
X
125
100
X
X
X
X
X
X
X
83
66
Ultra37000家庭结构概述
可编程互连矩阵
在PIM由一个完全的全球路由矩阵的
从I / O管脚和反馈从逻辑块的信号。该
PIM提供了非常强大的互联互通，以避免装修
和密度的限制。
输入到PIM包括所有的I / O和专用输入引脚
从逻辑块内的所有宏小区的反馈。该
与引脚数和数量的PIM投入数量增加
逻辑块。来自PIM的输出信号路由到
适当的逻辑块数。每个逻辑块接收36
来自PIM和它们的互补输入端，允许32位
操作可以在单程通过实施
装置。输入的宽号码给逻辑块也
提高了Ultra37000家族的路由能力。
PIM的一个重要特点是它的简单的定时。该propa-
通过PIM gation延迟是占在定时
规格为每一个设备。没有额外的延迟为
通过PIM旅行。事实上，所有的输入通过旅行
PIM 。其结果是，不存在路径依赖的定时参
ETERS上Ultra37000设备。最坏情况下的PIM延误
在所有适当的Ultra37000规范中。
通过PIM路由的信号是完全不可见的
用户。所有的路由软件，没有手来完成路由
是必要的。
经
和第三方开发包
自动将设计为Ultra37000家庭在
此事分钟。的最后，丰富的布线资源
Ultra37000家庭容纳最后一分钟的变化逻辑
同时保持固定的引脚分配。
文件编号： 38-03007牧师* D
第64 3
Ultra37000 CPLD系列
3
016
产品
条款
2
I / O
CELL
0
2
宏观
CELL
0
宏观
CELL
1
7
016
产品
条款
细胞
2, 4, 6 8, 10, 12
从
PIM
36
72 x 87
产品期限
ARRAY
80
产品
TERM
分配器
016
产品
条款
宏观
CELL
14
宏观
CELL
15
I / O
CELL
14
016
TO
PIM
产品
条款
16
8
用50％图1.逻辑块埋宏单元
低功耗选项
每个逻辑块可以在高速模式下为关键操作
路径的性能，或在低功率模式下对功率conser-
VATION 。的逻辑块的模式由用户的逻辑块上设置
由逻辑块的基础。
产品期限分配器
通过产品项分配器，软件会自动
分布在16个宏单元的逻辑中产品条款
根据需要阻止。共有80项产品可从
当地的乘积项阵列。乘积项分配器
提供了两个重要的功能，而不会影响perfor-
曼斯：乘积项转向和乘积项共享。
产品期限督导
产品长期转向是分配产品的过程
条款宏单元需要。例如，如果一个宏蜂窝
需要10个乘积项，而另一个需要短短三年中，
乘积项分配器将“引导”十品项之一
宏单元和3至另一个。在Ultra37000设备，
产品条款被转向以个人为基础。任何数量
乘积项为0至16 ，可以操纵到任何
宏单元。需要注意的是0产品而言的情况下很有用
一个特定的宏小区是未使用或用作输入寄存器。
产品期限分享
乘积项共享是使用相同的产品的方法
长期多个宏单元中。例如，如果超过
一个输出在其方程的一个或多个产品术语
通用于其他的输出，这些产品的术语是仅
编程一次。该Ultra37000乘积项分配器
允许跨四个输出宏单元组中共享
变时尚。该软件会自动利用
这个能力-用户不必介入。
需要注意的是，无论乘积项共享，也不乘积项
转向对产品的速度的任何影响。所有
最坏情况下的转向和分配结构已
在时序规格Ultra37000注册
设备。
Ultra37000宏单元
在每个逻辑块有16个宏单元。宏单元
可以是I / O宏单元，其中包括I / O单元其中
与一个I / O引脚相关，或埋宏单元，它做的
无法连接到I / O 。 I / O宏单元的组合，
埋宏单元从设备到不同的设备。
埋宏单元
图2
显示掩埋宏小区的体系结构。该
埋宏单元的特点是可以被配置为一个寄存器
组合，一个D触发器，一个T触发器，或电平触发的
锁存器。
该寄存器可以设置异步或异步
在逻辑块级重置与单独设置和复位
产品条款。所有这些产品的功能方面编程
梅布尔极性。这允许寄存器被置位或复位
基于与表达或OR表达式。
时钟寄存器是非常灵活的。全球四大
同步时钟和一个乘积项时钟提供给
时钟寄存器。此外，每个时钟功能编程
梅布尔极性使能寄存器的下降，因为被触发
还有上升沿（见时钟部分） 。时钟极性
被选择的逻辑块的水平。
文件编号： 38-03007牧师* D
第64 4
Ultra37000 CPLD系列
埋宏单元还支持输入寄存器功能。
掩埋宏小区可以被配置为充当输入
寄存器（ D型或锁存器） ，其输入是来自I / O引脚
与相邻宏小区相关联。所有的输出
埋宏单元被直接发送到PIM无论其
配置。
I / O宏单元
图2
示出了在I / O宏单元的体系结构。该
的I / O宏单元支持相同功能的掩埋
宏单元，增加了I / O能力。在的输出
宏，极性控制MUX可以选择主动
低电平或高电平信号。这具有附加的优点
让显著降低的逻辑发生在许多应用程序中
阳离子。
该Ultra37000宏功能的反馈路径的PIM
从I / O引脚的输入路径分开。这意味着，如果
宏被埋葬（反馈仅在内部） ，相关的
I / O引脚仍然可以用作输入。
在所有的I / O总线保持功能
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
维护时，所述销被放置在一个针的最后状态
高阻抗状态，从而降低了在系统中的噪音
总线接口的应用程序。总线保持还允许
未使用的器件引脚保持悬空在黑板上，
它的原型中特别有用，因为设计人员可以
航路新信号设备没有切割痕迹连接
系统蒸发散到V
CC
或GND 。欲了解更多信息，请参阅该应用程序
记
了解赛普拉斯的CPLD的总线保持-的功能。
可编程斜率控制
每路输出都具有可编程配置位，其中规定
输出转换速率快或慢。对于涉及设计
符合FCC排放标准的慢边缘提供
降低系统噪声。对于要求很高的perfor-设计
MANCE快速边沿速率提供了最大的系统perfor-
曼斯。
I / O宏单元
从PTM
0
16
产品
条款
0
1
C25
P
D / T / L
0
1
2
3
O
R
解码
快
SLEW
慢
0
O
Q
1
0
1
C4
“0”
“1”
0
1
2
3
O
O
C26
I / O单元
4
C0 C1 C24
1
0
C6 C5
C2 C3
埋宏单元
从PTM
0
16
产品
条款
C25
0
1
0
0
1
2
3
1
Q
C7
0
O
P
D / T / L
R
解码
Q
1
O
4
C0 C1 C24
1
0
C2 C3
反馈给PIM
反馈给PIM
反馈给PIM
异步
BLOCK RESET
4同步时钟（ CLK0 ， CLK1 ， CLK2 ， CLK3 ）
异步
1异步时钟（ PTCLK ）
BLOCK预设
OE0 OE1
图2. I / O和埋宏单元
文件编号： 38-03007牧师* D
第64个5
QQ：2881677436 复制
