CY25200
引脚配置
图1.引脚图
概述
该CY25200是一个扩频时钟发生器（ SSCG ） IC
用于减少电磁干扰（EMI），发现在
今天的高速数字电子系统。
该器件采用了赛普拉斯专有的锁相环
（ PLL）和扩频时钟（ SSC ）技术
合成并调制输入时钟的频率。通过
频率调制时钟，测量的电磁干扰的基波
精神和谐波频率被大大降低。这
减少辐射能量显著降低成本
监管机构的要求（ EMC）和符合
提高了产品上市时间，而不会降低系统perfor-
曼斯。
该CY25200采用工厂和现场可编程组态
日粮存储器阵列合成输出频率，传播％ ，
晶体负载电容，时钟控制管脚， PD ＃和OE选项。
表1.引脚一览
名字
XIN
XOUT
VDD
AVDD
VSS
AVSS
VDDL
VSSL
SSCLK1
SSCLK2
SSCLK3
SSCLK4
SSCLK5/REFOUT/CP2
SSCLK6/REFOUT/CP3
CP0
[1]
CP1
[1]
引脚数
1
16
2
3
13
5
11
6
7
8
9
12
14
15
4
10
蔓延％是工厂和现场可编程为中心
传播或向下扩散与传播的各种比例。该
范围为中心的传播为± 0.25％ ± 2.50 ％ 。的范围为
倒价差为-0.5 ％至-5.0 ％ 。联系工厂
较小或较大的扩散％的量，如果需要的话。
输入到CY25200可以是一个晶体或时钟信号。该
输入频率范围为晶体是8-30 MHz和时钟
信号为8-166 MHz的。
该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该
调频SSCLK输出与编程
3-200 MHz的。
该CY25200产品采用16引脚TSSOP封装
包，以0至市售的工作温度范围
70°C.
描述
晶振输入或参考时钟输入
晶振输出。
离开这个引脚悬空，如果使用外部时钟
数字逻辑和SSCLK5和6时钟驱动器3.3V电源
3.3V模拟PLL电源
地
模拟地
对于SSCLK1 / 2 /3/4的时钟驱动器2.5V或3.3V电源
VDDL电源地
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
可编程扩频时钟或缓冲基准输出VDD电平
（ 3.3V ）或控制引脚， CP2
可编程扩频时钟或缓冲基准输出VDD电平
（ 3.3V ）或控制引脚， CP3
控制引脚0
控制引脚1
记
1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃ ：掉电， PD ＃ = 0时，所有的
SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号） ，
CLKSEL ： SSCLK输出频率选择。请参阅
控制引脚（ CP0 ， CP1 ， CP2和CP3 ）
为控制引脚编程选项。
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[+ ]反馈
CY25200
表2.修正功能引脚
引脚功能
引脚名称
针＃
单位
计划价值
CLKSEL = 0
计划价值
CLKSEL = 1
输出时钟功能和频率
SSCLK1
7
兆赫
进入
数据
进入
数据
SSCLK2
8
兆赫
进入
数据
进入
数据
SSCLK3
9
兆赫
进入
数据
进入
数据
SSCLK4
12
兆赫
进入
数据
进入
数据
进入
数据
进入
数据
进入
数据
31.5
输入
频率
XIN和
XOUT
1到16个
兆赫
C
XIN
和
C
XOUT
XIN和
XOUT
1到16个
pF
传播
百分
SSCLK [1： 6]
频率
调制
SSCLK [1： 6]
7,8,9,12,14,15 7,8,9,12,14,15
%
千赫
表3.多功能引脚
针
功能
引脚名称
针＃
单位
计划价值
CLKSEL = 0
计划价值
CLKSEL = 1
输出时钟/ REFOUT / OE / SSON / CLKSEL
SSCLK5/REFOUT/CP2
14
兆赫
输入数据，
输入数据，
SSCLK6/REFOUT/CP3
15
兆赫
输入数据，
输入数据，
输入数据，
输入数据，
OE / PD ＃ / SSON / CLKSEL
CP0
4
不适用
CP1
10
不适用
节目简介
现场可编程CY25200
该CY25200被编程在封装级，也就是说，在一个
编程接口。该CY25200是基于Flash技术，
这样的部分被重新编程，高达100倍。这允许
快速简便的设计变更和产品更新，以及消除
止数据与旧的和过时的库存中的任何问题。
样品和小批量原型编程的
CY3672编程与CY3695插座适配器。
并确保勾选“非标设备”复选框。为
在登记过程中的详细信息请参阅CY3672
数据表。
有关扩频软件信息
编程解决方案，请联系您当地的赛普拉斯销售
或现场应用工程师（ FAE ） ，代表了解详情。
工厂可编程CY25200
工厂编程可用于批量制造用
赛普拉斯。所有申请必须提交给本地赛普拉斯
现场应用工程师（ FAE ）或销售代表。该
由代表提供的样品申请表必须是
完成。当请求被处理后，您会收到一个新的
部件编号，样品，并与已编程的数据片
值。这部分号码用于额外的样品的要求
生产订单。
可在对CY25200其他信息
赛普拉斯网站：
www.cypress.com 。
CyberClocks在线软件
CyberClocks 在线软件是一个基于Web的软件应用程序
阳离子，其允许用户自定义配置CY25200 。所有
在给定为“输入数据”的参数被编入
CY25200 。 CyberClocks在线输出行业标准
用于编程CY25200 DEC文件。 CyberClocks
网上可在
www.cyberclocksonline.com
网站
通过用户注册。要注册，填写登记表
文件编号： 38-07633牧师* D
第12页3
[+ ]反馈
CY25200
产品功能
控制引脚（ CP0 ， CP1 ， CP2和CP3 ）
有可通过编程的四个控制信号
销4，10 ，14，和15 。
CP0 （引脚4）和CP1 （ PIN10 ）专门设计的功能
作为控制引脚。然而引脚14 （ SSCLK5 / REFOUT / CP2 ）和
15 （ SSCLK6 / REFOUT / CP3 ）是多功能的，并
编程为一个控制信号或输出时钟（ SSCLK或
REFOUT ） 。所有的控制引脚， CP0 ， CP1，CP2和CP3是
可编程的，并且被编程为仅具有一个的
以下功能：
■
■
■
■
显示了这是如何实现的例子。该VCO
频率范围是100-400MHz 。该CY25200有两个
独立分频器，分频器1和分频器2.这两个都是装
有提供两个不同的任意数量的2和130之间
但相关的频率，如上所述。
在上面的例子中SSCLK5 （引脚14）和SSCLK6 （引脚15 ）为
作为输出时钟。然而，它们也可以被用作控制
信号。看
科幻gure 3
对于引脚排列。
输入频率（ XIN ，引脚1和XOUT ，引脚16 ）
输入到CY25200是晶体或时钟。在输入频率
昆西范围为晶体是8到30兆赫，并且对于时钟信号是
8至166兆赫。
输出使能（ OE ） - 如果OE = 1 ，所有SSCLK或REFOUT
输出被使能。
SSON ，扩频控制- 1 =蔓延，并
0 =传播关。
CLKSEL - SSCLK输出频率选择
PD ＃ ，低电平有效，如果PD ＃ = 0时，所有的输出三态
而部分进入低功耗状态。
C
XIN
和C
XOUT
（引脚1和引脚16 ）
引脚1的负载电容（C
XIN
）和引脚16 （C
XOUT
）是
程序从12 pF到60 pF的0.5 pF的增量。该
这些片上晶体负载电容编程值是
相同的（ XIN = XOUT = 12 60 pF的） 。
所需要的值
C
XIN
和
C
XOUT
匹配晶体负载
（CL） ，使用下面的公式计算：
C
XIN
= C
XOUT
= 2C
L
– C
P
其中C
L
是所指定的水晶晶体负载电容
制造商和C
P
是寄生电容的PCB 。
例如，如果一个基本的16 MHz的晶体用C
L
16 pF的是
使用和C
P
为2 pF的，C
XIN
和C
XOUT
计算公式为：
C
XIN
= C
XOUT
= （ 2× 16 ） - 2 = 30 pF的。
如果使用的是驱动的参考时钟，集合C
XIN
和C
XOUT
到MIN-
imum值为12 pF的。
最后的控制信号是掉电（PD ＃ ）即imple-
mented只能通过编程CP0或CP1 （ CP2和CP3
不能被编程为PD ＃ ） 。下面是三个例子
控制引脚：
■
■
■
■
■
■
CLKIN = 33 MHz的
SSCLK1 / 2 /3/4 = 100 MHz的± 1 ％的利差
SSCLK 5 = REFOUT （ 33兆赫）
CP0 （引脚4 ）= PD ＃
CP1 （引脚10 ） = OE
CP3 （引脚15 ） = SSON
图2.引脚图
33.0MHz
VDD
AVDD
PD ＃
AVSS
VSSL
100MHz
100MHz
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
NC
SSON
REFOUT(33.0MHz)
输出频率（ SSCLK1通过SSCLK6
输出）
所有的SSCLK输出由合成该输入产生
使用PLL和调制VCO参考频率
频率。 SSCLK [1： 4]被编程为仅输出时钟
（ SSCLK ） 。 SSCLK5和SSCLK6也被编程以
功能相同SSCLK [1： 4]或输入的缓冲副本
参考（ REFOUT ）或它们被编程为控制销
如在控制销部分讨论。使用2.5V输出
上SSCLK驱动选项[ 1 ：4] ， VDDL必须连接到2.5V的
电源（ SSCLK [1： 4]输出由VDDL供电） 。
当使用2.5V的输出驱动器的选择，最大输出
频率上SSCLK [1： 4]是166兆赫。
的引脚用于上述实施例中示出
图2中。
VSS
100MHz
VDDL
OE
100MHz
通过SSCLK6传播比例（ SSCLK1
输出）
该SSCLK频率进行编程的任何百分比值
从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至
-5.0 ％下调蔓延。
该CLKSEL控制引脚使用户能够改变输出
频率从一个频率到另一个（例如
频率A频率B） 。这些都必须与频率
所衍生的离一个共同的VCO频率。例如，
33.333兆赫和66.666兆赫均源自的VCO
400 MHz和它分别除以下跌12和6 。
表4
调频
频率调制被编程为31.5千赫的所有
SSCLK频率从3到200兆赫。与工厂联系，如果
更高的调制频率是必要的。
文件编号： 38-07633牧师* D
第12页4
[+ ]反馈
CY25200
表4.使用时钟选择， CLKSEL控制引脚
输入频率
（兆赫）
14.318
CLKSEL
（引脚4 ）
CLKSEL = 0
CLKSEL = 1
SSCLK1
（引脚7 ）
33.33
66.66
SSCLK2
（引脚8 ）
33.33
66.66
SSCLK3
（引脚9 ）
33.33
66.66
SSCLK4
（引脚12 ）
33.33
66.66
REFOUT
（引脚14）的
14.318
14.318
REFOUT
（引脚15 ）
14.318
14.318
图3.使用时钟选择， CLKSEL控制引脚配置引脚
14.318MHz
VDD
AVDD
CLKSEL
AVSS
VSSL
33.33/66.66MHz
33.33/66.66MHz
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
REFOUT(14.318MHz)
REFOUT(14.318MHz)
VSS
33.33/66.66MHz
VDDL
SSON
33.33/66.66MHz
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[+ ]反馈
CY3672
PTG编程工具
特点
支持现场可编程时钟发生器
CY2077FS ， CY2077FZ ， CY22050F ， CY22150F ，
CY22381F ， CY22392F ， CY22393F ， CY22394F ，
CY22395F ， CY25100F ， CY25200F ， CY25701F ， CY25702F
CY23FP12 ， CY26049和CY27EE16
允许快速和容易成型
设计紧凑，便于携带
易于使用的微软
视窗
95 ， 98 ， NT， 2K ， ME ，
XP兼容接口
用户友好的CyberClocks 或CyberClocks在线
软件JEDEC文件发展
功能说明
该CY3672编程工具使任何用户使用一台PC
快速，轻松地进行编程现场可编程时钟Gener-
ators 。唯一的建立要求的电源连接
以及一个并行端口或USB端口（ CY3672 USB）
与PC连接时，如图
图2中。
使用CyClocksRT （嵌入在CyberClocks软件）或
CyberClocks在线，用户可以配置自己的部分给定的
说明书和生成相应的JEDEC文件。在
此外， CyClocksRT软件提供的优化PPM
和功率计算。
JEDEC的文件，然后加载到CY3672软件
与编程器进行通信。该CY3672软件
具有读取和查看EPROM表从一个能力
编程设备。编程流程中概述
图1 。
CY3672 -PRG包内容
并口电缆
AC / DC适配器
·快速入门指南
用户手册
建立
五金
该CY3672编程工具有一个非常简单的设置
过程。如图
图2中，
只有两个连接
所需。程序员必须通过连接到PC的
无论是并行端口或USB端口（ CY3672 USB）和绝
通过AC / DC适配器被迷上了接收功率
以您的标准110V / 220V墙壁插座。当使用
并行端口，在确保并口设置你的
电脑是ECP或EPP 。 CY3672 -PRG或CY3672 -USB是
可单独使用，责令编程基础单元
任何单个插座适配器。
在CY3672 - FTG开发套件
除了CY3672 -PRG内容
三眼插座： CY3695 ， CY3698 ， CY3699
除了CY3672 -USB套件内容
CY3672 -PRG内容
USB驱动程序CD-ROM
USB电缆
C罗C k的S R牛逼
Y 3 6 7 2 S 0 FTW重
P RO克RAM M E
36 72
A D A P之三
Y B è RC振 K·S 0：N林电子
JEDEC
F ILE
B资讯
S TRE一米
图1.编程步骤
赛普拉斯半导体公司
文件编号： 38-07409牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2005年10月31日
CY3672
WALL
电源适配器
与PC并行端口
平行线
CY3672
适配器
图2. CY3672编程套件设置向上
图2
是一个特写的插座和示出的正确
方向将设备插入插座。 PIN1应
总是在左下角，如图
网络连接gure 3 。
CyberClocks网上，这是一个基于网络的软件，是
在线提供通过用户注册。它配置
扩频时钟发生器，如CY25100 。
要安装CY3672软件，第一次运行SETUP.EXE安装
必要的DLL到Windows注册表。一旦这样做了，
运行CY3672 * .EXE启动。
当CY3672编程用于在第一时间，它是
要在“类型”模式需要。此模式通过按下设定
程序员箭头键直到看到“TYPE ”
显示在液晶屏上。
软件
建立软件一样建立一样容易
硬件。下载CyberClocks的最新版本，并
CY3672编程软件从我们的网站在
www.cypress.com 。要安装CyberClocks ，解压缩文件，然后
只需运行在CyberClocks文件夹设置了文件。它会
提示了几个问题，然后自我的安装用户。
[1]
图3.设备的方向
注意：
1.请务必在http://www.cypress.com/support检查软件更新。
文件编号： 38-07409牧师* F
第2 6
CY3672
快速入门指南
通过以下步骤来正确地配置和使用
该CY3672 。
1.
一。如果您正在使用一个并行端口，请确保您的并行
端口设置为ECP或EPP在你的电脑的BIOS设置。
连接电源和挂钩并口
到您的计算机和编程。
B 。如果您使用的是USB接口，插入该驱动器的文件光盘，
连接电源，并连接USB电缆
对程序员和PC 。电脑会发现新
硬件，按照向导，并寻找合适
驱动程序从CD- ROM中。
。使用编程箭头按钮来设置
程序员LCD显示为“ TYPE ”
2.
一。安装CyberClocks或上线SSCG注册
产品的配置软件， CyberClocks在线，在
www.cyberclocksonline.com
[2]
B 。安装CY3672的软件，它可以在
赛普拉斯网站www.cypress.com ，到你
计算机。
3.使用CyberClocks或CyberClocks在线生成
JEDEC文件，你想编程的器件。
4.打通CY3672软件：点击开始
菜单>Programs - >Cypress - >CY3672或位置
其中，软件安装。
5.双击该设备上，你想下编程
就在左侧的桧>CyClocksRT菜单
屏幕上，参见图4 。
6.单击“开始”按钮，在弹出的底部
窗口中，见图5 。
7.浏览并选择您创建的JEDEC文件
此前在第4步，单击“打开” 。
8.单击“是”的时候，上载留言屏幕上弹出。
9.当你看到在底部的状态栏中的“完成...... ”
窗口点击“项目IC ”图标右上角
窗口（参见下图） 。
10.当你看到一个窗口，用“插座1 ...程序确定。 ”
弹出您已成功编程的设备。
[3]
第10步
第6步
图4. CY3672软件，设备选择页面
注意：
2，报名过程中CyberClocks在线：
一。去CyberClocks在线网站
B 。填写登记表。你需要有一个有效的电子邮件地址由工作相关的电子邮件。
。请一定要勾选“非标准设备”框，在登记表
。请输入您的柏树联系人。
。审批过程可能需要长达48小时。
F。经批准后，用户将收到一封电子邮件，表示请求已被成功处理。
3.有关软件和编程器的所有功能，更详细的信息，请参阅用户手册。
文件编号： 38-07409牧师* F
第3页6
CY3672
插座
要订购额外的插座下面列出的其他设备，
请联系您当地的赛普拉斯FAE或去
http://www.onfulfillment.com/cypressstore并点击
“正时技术。 ”
表1
下面列出了可用的插座
及其相应的设备和配置软件。
表1.可用的插座
插座型号
CY3695
CY3696
CY3697
CY3698
CY3699
CY3690
CY3691
CY3692
CY3693
CY3694
CY3613
CY3724
CY3617
CY3618
插座标签
CY3672ADP000
CY3672ADP001
CY3672ADP002
CY3672ADP003
CY3672ADP004
CY3672ADP008
CY3672ADP009
CY3672ADP006
CY3672ADP007
CY3672ADP005
CY3672ADP013
CY3672ADP021
CY3672ADP016
CY3672ADP017
CY25200F
CY2077FS
CY2077FZ
CY22381F
CY25100ZCF
CY25100SCF
CY23FP12
CY26049
CY27EE16
CY25701FJXC
CY25701FLXC
CY25702FJXC
CY25702FXCT
编程设备
CY22050F ， CY22150F
CON组fi guration软件
CyberClocks
CyberClocks在线
CyberClocks
CyberClocks
CyberClocks
CyberClocks在线
CyberClocks在线
CyberClocks
CyberClocks
CyberClocks
CyberClocks在线
CyberClocks在线
CyberClocks在线
CyberClocks在线
CY22392F ， CY22393F ， CY22394F ， CY22395F CyberClocks
订购信息
订购代码
CY3672
CY3672-PRG
CY3672-USB
CY3690
CY3691
CY3692
CY3693
CY3694
CY3695
CY3696
CY3697
CY3698
CY3699
CY3613
CY3724
CY3617
CY3618
FTG程序员
FTG编程器与USB支持
CY25100ZCF插座适配器（ TSSOP ）
CY25100SCF插座适配器（ SOIC ）
CY23FP12
CY26049
CY27EE16
CY22050F ， CY22150F ， CY25200F
CY2077FS
CY2077FZ
CY22392F ， CY22393F ， CY22394F ， CY22395F
CY22381F
CY25701FJXC
CY25701FLXC
CY25702FJXC
CY25702FXCT
包装说明
FTG开发套件
工作电压
110V/220V
110V/220V
110V/220V
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
Microsoft和Windows是微软公司的注册商标。 CyberClocks和CyClocksRT是商标
赛普拉斯半导体公司。本文档中提及的所有产品和公司名称是商标的
各自的持有者。
文件编号： 38-07409牧师* F
分页： 5 6
赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为
用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其
产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的
产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。
CY23FP12-002
200 - MHz的现场可编程零延迟缓冲器
特点
预编程配置
完全现场可编程
- 输入和输出分频器
- 反相/同相输出
- 锁相环（PLL），或者扇出缓冲器组态
配给
10 MHz至200 MHz的工作范围
拆分2.5V或3.3V输出
两个LVCMOS的参考输入
十二低偏移输出
- 输出 - 输出偏斜< 200 PS
- 设备 - 设备倾斜< 500 PS
输入输出歪斜< 250 PS
周期间抖动< 100 PS （典型值）
三stateable输出
< 50 μA关机电流
流传意识到
28引脚SSOP
3.3V操作
提供工业级温度
功能说明
该CY23FP12-002是预编程的版本
CY23FP12 。它的特点是高性能全领域，编程
序的200兆赫零延迟缓冲器设计用于高速
时钟分配。集成的PLL设计用于低抖动
优化的噪声抑制。这些参数是
使用高的系统参考时钟分配关键
高性能ASIC和微处理器。
该CY23FP12-002经卷是完全可编程的，或
原型程序员使用户能够定义一个应用程序
阳离子专用零延迟缓冲器，带有自定义的输入和
输出分频器，反馈拓扑结构（内部/外部） ，输出
倒置，输出驱动强度。对于额外的灵活性，
用户可以混合和匹配多种功能，在上市
表2
和集分配给的任一项所述的特定功能
四种可能的S1 -S2控制位的组合。此功能
允许四个不同性格的实施，
可选择与S1- S2位，在单个编程的硅。
该CY23FP12-002还设有一个专用的自动加电
降压电路的关断器件的情况下， REF的
失败，从而导致低于50
A
的电流消耗。
该CY23FP12-002提供12路输出分为两
银行有独立的电源引脚，可
独立地连接到任何一个2.5V或3.3V电压轨。
可选的参考输入是容错功能，
在允许无干扰切换到辅助时钟源
当REFSEL是断言/解除断言。
框图
VDDC
VDDA
CLKA0
锁定检测
引脚配置
SSOP
顶视图
REF2
REF1
CLKB0
CLKB1
V
SSB
CLKB2
CLKB3
V
DDB
V
SSB
CLKB4
CLKB5
V
DDB
V
DDC
S2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
CLKA1
CLKA2
CLKA3
REFSEL
FBK
CLKA0
CLKA1
V
SSA
CLKA2
CLKA3
V
DDA
V
SSA
CLKA4
CLKA5
V
DDA
V
SSC
S1
REFSEL
REF1
REF2
FBK
÷
M
÷
N
100
400MHz
PLL
÷
1
÷
2
÷
3
÷
4
÷
X
÷
2X
CLKA4
CLKA5
VSSA
VDDB
CLKB0
CLKB1
CLKB2
CLKB3
测试逻辑
S[2:1]
VSSC
功能
选择
CLKB4
CLKB5
VSSB
赛普拉斯半导体公司
文件编号： 38-07644牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年2月25日
CY23FP12-002
/1,/2,/3,/4,
/x,/2x
CLKB5
CLKB4
/1,/2,/3,/4,
/x,/2x
CLKB3
CLKB2
REF
/M
PLL
/1,/2,/3,/4,
/x,/2x
产量
功能
SELECT
矩阵
CLKB1
CLKB0
FBK
/N
/1,/2,/3,/4,
/x,/2x
CLKA5
CLKA4
/1,/2,/3,/4,
/x,/2x
CLKA3
CLKA2
/1,/2,/3,/4,
/x,/2x
CLKA1
CLKA0
图1.基本的PLL框图
下面是独立的功能，可以是一个单
与上卷或原型编程器
“预编程”硅。
表1中。
CON组fi guration
直流驱动器A银行
描述
默认
项目银行A输出驱动强度。用户可以选择一出来20毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
方案B银行的输出驱动强度。用户可以选择一出来20毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以最小化电磁干扰（EMI）和
开关噪声。
启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以减少EMI和开关噪声。
生成的CLKA0输出反相时钟。当此选项
编程， CLKA0和CLKA1将成为免费对。
生成的CLKA2输出反相时钟。当此选项
编程， CLKA2和CLKA3将成为免费对。
生成的CLKA4输出反相时钟。当此选项
编程， CLKA4和CLKA5将成为免费对。
生成的CLKB0输出反相时钟。当此选项
编程， CLKB0和CLKB1将成为免费对。
生成的CLKB2输出反相时钟。当此选项
编程， CLKB2和CLKB3将成为免费对。
非反转
非反转
非反转
非反转
非反转
直流驱动器B银行
输出使能为银行B的时钟
输出使能为A银行的时钟
INV CLKA0
INV CLKA2
INV CLKA4
INV CLKB0
INV CLKB2
文件编号： 38-07644牧师**
第10 3
CY23FP12-002
表1 （续）
CON组fi guration
INV CLKB4
下拉启用
FBK下拉启用
FBK SEL
描述
生成的CLKB4输出反相时钟。当此选项
编程， CLKB4和CLKB5将成为免费对。
使能/禁止内部下拉所有输出
默认
非反转
启用
启用/禁用反馈通路内部下拉（同时适用于启用
内部和外部反馈拓扑）
内部和外部反馈拓扑之间选择
国内
下面是独立的功能的列表，其可以是
分配给每个4 S1和S2的组合。当
一个特定的S1和S2的组合被选择时，该装置将
假设结构（其本质上是一组
函数中给出
表2
下文）已被预先分配
该特定组合。
表2中。
功能
描述
默认
启用
启用
启用
启用
启用
启用
输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对
输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对
输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对
输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对
输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对
输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对
自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动
边缘和关断器件的情况下引用“失败”。此故障被触发
通过下面一组极限参考频率的漂移。这种自动断电电路
内部关闭时的一个输出的一个或多个被配置为直接驱动
从基准时钟。
PLL掉电
M[7:0]
N[7:0]
X[6:0]
关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。
SEE
表4
分配一个8位值参考分频器-M 。除法器可以是任何整数值见
从1到256;然而， PLL输入频率不能大于10兆赫以下。
表4
分配一个8位值反馈分频器-N 。除法器可以是任何整数值见
从1到256;然而， PLL输入频率不能大于10兆赫以下。
表4
分配一个7位的值来输出分频器-X 。除法器可以是任何整数值
从5到130除以1,2,3，和4中预先编程的设备上，并且可以是
通过适当的输出多路复用器设置激活。
PLL的输出和基准时钟作为时钟源之间进行选择
输出分频器。
SEE
表4
SEE
表4
分频器源
CLKA54来源
CLKA32来源
CLKA10来源
CLKB54来源
CLKB32来源
CLKB10来源
自主选择一个出八种可能的输出分频器将连接到见
在CLKA5和CLKA4对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKA3和CLKA2对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKA1和CLKA0对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB5和CLKB4对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB3和CLKB2对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB1和CLKB0对。请参阅
表3
对于分频器的值的列表。
表4
文件编号： 38-07644牧师**
第10 4
CY23FP12-002
表3
是输出分频器的：独立地为一个列表
选择连接到每个输出对。
在缺省（预编程的）的设备的状态， S1和S2
引脚的功能，如指示
表4 。
一种可能
示例输出显示在该表中。这个例子是illus-
只有tration目的，因为许多其他的频率组合
系统蒸发散是可能为每个预编程的配置。
表3中。
CLKA / B源
0 [000]
1 [001]
2 [010]
3 [011]
4 [100]
5 [101]
6 [110]
输出连接到
REF
除以1
除以2
除以3
除以4
除以X
除以2倍
[1]
现场编程的CY23FP12-002
该CY23FP12-002编程在封装层面，即
在程序员插座。该CY23FP12-002是闪烁
技术为基础的，所以部分可以被重新编程最多
的100倍。这样就可以快速，方便的设计变更和
产品更新，并消除了旧的和输出的任何问题
过期存货。
样品和小批量样机可以进行编程
在CY3672编程。赛普拉斯的增值distri-
从BP bution合作伙伴和第三方编程系统
微系统，希洛系统，以及其他可用于
大批量生产。
CyberClocks 软件
CyberClocks是一种易于使用的软件应用程序，它
允许用户自定义配置CY23FP12-002 。
用户可以指定REF ， PLL频率，输出频率
和/或后分频器，和不同的功能选项。 Cyber-
时钟输出用于行业标准的JEDEC文件
编程CY23FP12-002 。
CyberClocks可以下载免费的
赛普拉斯网站： www.cypress.com 。
CY3672 FTG开发套件
赛普拉斯CY3672 FTG开发工具包来完成
用设计与CY23FP12-002所需的一切，并
项目样品和小批量的原型。该试剂盒
自带CyberClocks和最新版本的小
便携式编程器连接到PC串行端口
上的即时编程的自定义的频率。
CyberClocks的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或
用于生产编程系统使用较大
卷。
7 [111]
测试模式[LOCK信号]
[2]
表4.预编程配置
示例输出
输出S2，S1 DivSrc
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
00
00
00
00
00
00
01
01
01
01
01
01
10
10
10
10
10
10
11
11
11
11
11
11
1
3
X=6
X=6
4
REF
4
4
4
4
X=8
X=8
X=8
X=8
X=8
4
4
4
REF
REF
REF
2
2
2
REF输入
产量
（ MHz）的压控振荡器（兆赫） （兆赫）
25
25
25
25
25
25
100
100
100
100
100
100
33.3
33.3
33.3
33.3
33.3
33.3
100
100
100
100
100
100
200
200
200
200
200
200
200
200
200
200
200
200
266.6
266.6
266.6
266.6
266.6
266.6
断电
断电
断电
断电
断电
断电
200
66.7
33.3
33.3
50
25
50
50
50
50
25
25
33.3
33.3
33.3
66.6
66.6
66.6
100
100
100
50
50
50
CY23FP12-002频率计算
该CY23FP12-002是一个非常灵活的时钟缓冲器
多达12个人的产出，从集成产生的
PLL 。
有用于确定最终输出四个变量
频率。这些是输入参考频率男， N个
分频器和后分频器X.
基本锁相环的方框图中示出
图1 。
每个
6个时钟输出对都有提供给它的许多输出选项。
有6后除法选项：/ 1 ， / 2， / 3 /4 / X和/ 2X 。
后置分频器选项可以应用到计算出的PLL
频率或直接与REF 。反馈要么是
连接到CLKA0内部或连接到任何输出
外部。
可编程分频器，男，插入基准之间
输入，REF和相位检测器。分频器M可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
可编程分频器， N，插入反馈之间的
输入， FBK ，并且相位检测器。分频器N可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
这样的输出可以被计算为如下：
F
REF
/ M = F
FBK
/ N.
F
PLL
= (F
REF
* N *
后分频器） / M 。
F
OUT
= F
PLL
/后分频器。
除了上述分频选项，则另一种选择
绕过PLL和直接传递REF和输出。
F
OUT
= F
REF
.
注意：
1.产出将上升边沿对齐只使用相同的设备设置的输出。
2.当输出对的源被设置为[ 111] ，则输出对变成锁定指示信号。例如，如果一个输出对的源（ CLKA0 ， CLKA1 ）是
设定为[ 111] ，所述CLKA0和CLKA1 ，变成锁定指示器信号。在非反转模式， CLKA0和CLKA1信号会很高，当PLL处于锁定状态。
如果CLKA0处于反转模式下， CLKA0会低， CLKA1会很高，当PLL处于锁定状态。
文件编号： 38-07644牧师**
第10个5
CY22050
一PLL通用
闪存可编程时钟发生器
特点
集成的锁相环（ PLL ）
商业和工业操作
闪存编程
好处
内部PLL产生六个输出高达200 MHz 。能够产生
自定义的频率从一个外部参考晶体或从动源。
性能保证为需要扩展temper-应用
ATURE范围。
可重编程技术可以轻松定制，快速周转
设计变更和产品性能的改进，更好的
库存控制。部件可以被重新编程到100倍，从而减少
自定义零件库存，并提供一个简单的方法升级
现有的设计。
内部样品和原型数量的编程可用
使用CY3672 FTG开发工具包。量产批量均可
可通过赛普拉斯增值分销合作伙伴或使用
第三方程序员从BP微，高住低训系统，和
其他人。
高性能适用于商业，工业，网络，电信
与其它通用的应用程序。
在标准和低功率系统应用程序的兼容性。
行业标准包装节省了电路板空间。
输入频率范围
8兆赫， 30兆赫（外部晶振）
1兆赫， 133兆赫（驱动时钟）
8兆赫， 30兆赫（外部晶振）
1兆赫， 133兆赫（驱动时钟）
输出频率范围
80 kHz至200兆赫（ 3.3V ）
80 kHz至166.6兆赫（ 2.5V ）
80 kHz至166.6兆赫（ 3.3V ）
80 kHz至150兆赫（ 2.5V ）
特定网络阳离子
现场可编程
商业级温度
现场可编程
工业温度
LCLK1
分频器
银行1
产量
SELECT
矩阵
VCO
P
PLL
分频器
2银行
CLK5
CLK6
LCLK2
LCLK3
LCLK4
现场可编程
低偏移，低抖动，高精度输出
3.3V操作与2.5V输出选项
16引脚TSSOP
产品型号
CY22050FC
CY22050FI
输出
6
6
逻辑框图
XIN
XOUT
OSC 。
Q
Φ
OE
VDD
AVDD AVSS
VSS
VDDL
VSSL
PWRDWN
引脚配置
XIN
VDD
AVDD
PWRDWN
AVSS
VSSL
LCLK1
LCLK2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
CLK6
CLK5
VSS
LCLK4
VDDL
OE
LCLK3
赛普拉斯半导体公司
文件编号： 38-07006牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年1月29日
CY22050
CY22050引脚一览
名字
XIN
引脚数
1
描述
参考输入。
由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。
可编程输入负载电容允许最大的灵活性来选择水晶，基于
在制造商，工艺，性能或质量。
3.3V电源电压
3.3V模拟电源电压
断电。
当4脚为低电平，该CY22050将进入关断模式。
模拟地
LCLK地
可配置的时钟输出1在V
DDL
水平（ 3.3V或2.5V ）
可配置的时钟输出2在V
DDL
水平（ 3.3V或2.5V ）
可配置的时钟输出3在V
DDL
水平（ 3.3V或2.5V ）
输出使能。
当10脚为低电平，所有输出三态。
LCLK电源电压（ 2.5V或3.3V ）
可配置的时钟输出4在V
DDL
水平（ 3.3V或2.5V ）
地
可配置的时钟输出5 （ 3.3V ）
可配置的时钟输出6 （ 3.3V ）
参考输出
输出行业标准
编程CY22050 。
JEDEC
网络文件
二手
为
VDD
AVDD
PWRDWN
[1]
AVSS
VSSL
LCLK1
LCLK2
LCLK3
OE
[1]
VDDL
LCLK4
VSS
CLK5
CLK6
XOUT
[2]
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
功能说明
该CY22050是下一代可编程FTG
（频率时序发生器）在网络，与电信应用
通信，数据通信，和其他一般用途的应用程序。
该CY22050提供了多达六个可配置的输出，采用16引脚
TSSOP ，流失一个3.3V电源。片上
参考振荡器的设计流掉了8-30 MHz晶振，
或1-133 -MHz的外部时钟信号。
该CY22050有一个单一的PLL驱动6个可编程输出
时钟。输出时钟从PLL或衍生
参考频率（ REF ） 。输出分频器后可
对于任何一个。四输出的可设置为3.3V或2.5V ，对于
在各种各样的便携式和低功耗的应用程序使用。
现场编程的CY22050F
该CY22050编程在封装层面，即在
编程接口。该CY22050是闪存技术为基础，
这样的部件可以重新编程高达100倍。这使得
快速和容易的设计变更和产品更新，并
消除了老了过期库存的任何问题。
样品和小批量样机可以进行编程
在CY3672编程。赛普拉斯的增值distri-
从BP bution合作伙伴和第三方编程系统
微系统，希洛系统，以及其他可用于
大批量生产。
CyClocksRT软件
CyClocksRT 是一种易于使用的软件应用程序，它
允许用户自定义配置的CY22050 。用户可以
指定REF时， PLL频率，输出频率和/或
后分频器，和不同的功能选项。 CyClocksRT
CyClocksRT可以下载免费的
赛普拉斯网站http://www.cypress.com 。
CY3672 FTG开发套件
赛普拉斯CY3672 FTG开发工具包来完成
用设计与CY22050所需的一切，并
项目样品和小批量的原型。该试剂盒
自带CyClocksRT和最新版本的小
便携式编程器连接到PC串行端口
上的即时编程的自定义的频率。
CyClocksRT的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或
用于生产编程系统使用较大
卷。
应用
控制抖动
抖动是在许多方面定义，包括：相位噪声，
长期抖动，逐周期抖动，周期抖动，绝对抖动，
抖动和确定性抖动。这些抖动术语在通常给
术语有效值，峰 - 峰值，或者在相位噪声的情况下
DBC / Hz的相对于所述基频。实际
抖动是依赖于XIN抖动和边沿速率，活跃人数
输出，输出频率，V
DDL
（ 2.5V或3.3V ） ，温度
和输出负载。
电源噪声和时钟输出负载有两个主要的
时钟抖动的系统资源。电源噪声可以是
通过适当的电源去耦（ 0.1μF的陶瓷缓解
帽）的时钟，并确保一个低阻抗接地的
注意事项：
1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。
如果XIN由外部时钟源驱动2.浮动XOUT 。
文件编号： 38-07006牧师* D
第2 9
CY22050
芯片。减少电容时钟输出负载为最小
降低电流尖峰的时钟边沿，从而减少
抖动。
还原活性的输出的总数也将减少
抖动以线性方式。然而，最好是使用两个输出
驱动两个负载比一个输出驱动两个负载。
率和幅值，以使PLL校正VCO的
频率直接相关的抖动性能。如果速率是
太慢了，那么长期的抖动和相位噪声会很差。
因此，为了提高长期的抖动和相位噪声，
降低Q以最低是可取的。该技术将
增加的相位频率检测器的速度，这在
转驱动VCO的输入电压。以类似的方式，
增加P ，直到VCO接近其最大额定速度
也将降低长期抖动和相位噪声。为
例如： 12 MHz的输入参考;所需的输出频率
33.3兆赫。有人可能会得出如下的解决方案：设置
Q = 3，P = 25，邮政股利= 3。但是，最好的抖动结果将
为Q = 2 ， P = 50 ，邮政股利= 9 。
有关更多信息，请参考应用笔记， “抖动
在基于PLL的系统：原因，影响和解决方案， “
可在http://www.cypress.com （点击“应用
说明“ ） ，或联系您当地的赛普拉斯现场应用
工程师。
有用于确定最终输出四个变量
频率。它们分别是：所述输入REF时， P和Q分频器以及
后分频器。的三个基本公式，用于确定
的CY22150为基础的设计最终的输出频率为：
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
基本锁相环的方框图中示出
图1 。
每个
6个时钟输出，一共有七个输出可供选择
给它。有六分后选项：/ 2 （其中两个） ， / 3 / 4 ，
/ DIV1N和DIV2N 。 DIV1N和DIV2N分别是calcu-
迟来并且可以是彼此独立的。后分频器
选项可以应用到计算出的PLL频率或
直接REF 。
除了6的后置分频器选项，第七选项
绕过PLL和直接传递REF的交叉
点开关矩阵。
时钟输出设置：交叉点开关
矩阵
每六个时钟输出可以来自任何七个
独特的频率源。交叉点开关矩阵
定义了源被连接到每个单独的时钟
输出。虽然它可能似乎有一个无限
的分频选项数量，有一些规则应该
选择分频选项时，必须考虑到。
分频器银行1
CY22050频率计算
该CY22050是建立一个非常灵活的时钟发生器
六个独立输出，从一个集成的PLL产生的。
/DIV1N
LCLK1
LCLK2
LCLK3
交叉点
开关
矩阵
REF
Q
PFD
P
VCO
/2
/
3
分频器银行2
LCLK4
CLK5
CLK6
/
4
/
2
/DIV2N
图1.基本的PLL框图
时钟输出分频器
无
/DIV1N
/2
/3
/DIV2N
/2
/4
定义及注意事项
时钟输出源的参考输入频率
时钟输出使用从分频器银行1.允许值的生成/ DIV1N选项DIV1N是
4 127，如果分频器银行1不被使用，设定DIV1N到8 。
时钟输出使用从分频器银行1.如果使用此选项的固定/ 2选项， DIV1N必须除尽
4 。
时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。
时钟输出使用从分频器银行2.允许值的生成/ DIV2N选项DIV2N是
4 127，如果分频器银行2不被使用，设定DIV2N到8 。
时钟输出使用从分频器银行2.如果使用此选项的固定/ 2选项， DIV2N必须除尽
4 。
时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须
被8整除。
第3 9
文件编号： 38-07006牧师* D
CY22050
参考晶振输入
该CY22050的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许在选择的用户
一个晶体作为参考时钟源。振荡器的反相器
具有可编程增益，从而实现了最大的兼容性
与基准晶体，是根据制造商，处理
性能和质量。
的输入端的负载电容器的值以8确定
位在一个可编程的寄存器中。总的负载电容是
由下式确定：
CapLoad = （C
L
– C
BRD
– C
芯片
） /0.09375 pF的
在CyClocksRT ，进入液晶电容（C
L
） 。值
CapLoad将被自动确定和编程
到CY22050 。
如果您需要更好地控制CapLoad值，考虑
使用CY22150F为串行配置和控制
输入负载电容。对于外部时钟源，默认
是0 。
输入负载电容放置在CY22050死亡减少
外部元件成本。这些电容是真实的
平行板电容器，旨在降低频率
移动，当非线性负载电容的影响会发生
通过负载，偏置电源和温度变化。
绝对最大条件
参数
V
DD
V
DDL
T
S
T
J
电源电压
I / O电源电压
储存温度
[3]
结温
封装功耗，商用温度
封装功耗，工业温度
数字输入
数字输出简称V
DD
数字输出简称V
DDL
ESD
每个静电放电电压MIL- STD- 833 ，方法3015
AV
SS
– 0.3
V
SS
– 0.3
V
SS
– 0.3
描述
分钟。
–0.5
–0.5
–65
马克斯。
7.0
7.0
125
125
450
380
AV
DD
+ 0.3
V
DD
+ 0.3
V
DDL
+0.3
2000
单位
V
V
°C
°C
mW
mW
V
V
V
V
推荐工作条件
参数
V
DD
VDDL
HI
VDDL
LO
T
AC
T
AI
C
负载
C
负载
f
REFD
f
REFC
t
PU
描述
工作电压
工作电压
工作电压
商业环境温度
周围的工业温度
马克斯。负载电容， V
DD
/V
DDL
= 3.3V
马克斯。负载电容， V
DDL
= 2.5V
驱动REF
水晶REF
上电时间为所有V
DD
s到到达最低
额定电压（功率坡道必须是
单调）
1
8
0.05
分钟。
3.135
3.135
2.375
0
–40
典型值。
3.3
3.3
2.5
马克斯。
3.465
3.465
2.625
70
85
15
15
133
30
500
单位
V
V
V
°C
°C
pF
pF
兆赫
兆赫
ms
注意：
3.额定为10年。
文件编号： 38-07006牧师* D
第4页第9
CY22050
DC电气特性
参数
[4]
I
OH3.3
I
OL3.3
I
OH2.5
I
OL2.5
V
IH
V
IL
I
VDD[5,6]
I
VDDL3.3[5,6]
I
VDDL2.5[5,6]
I
DDS
I
OHZ
I
OLZ
名字
输出高电流
输出低电流
输出高电流
输出低电流
输入高电压
输入低电压
电源电流
电源电流
电源电流
掉电电流
输出漏
描述
V
OH
= V
DD
– 0.5V, V
DD
/V
DDL
= 3.3V
V
OL
= 0.5V, V
DD
/V
DDL
= 3.3V
V
OH
= V
DDL
– 0.5V, V
DDL
= 2.5V
V
OL
= 0.5V, V
DDL
= 2.5V
CMOS电平，V 70％
DD
CMOS电平，V 30％
DD
AV
DD
/V
DD
当前
V
DDL
电流（V
DDL
= 3.465V)
V
DDL
电流（V
DDL
= 2.625V)
V
DD
= V
DDL
= AV
DD
= 3.465V
V
DD
= V
DDL
= AV
DD
= 3.465V
分钟。
12
12
8
8
0.7
0
45
25
17
50
10
典型值。
24
24
16
16
1.0
0.3
马克斯。
单位
mA
mA
mA
mA
V
DD
V
DD
mA
mA
mA
A
A
AC电气特性
参数
[4]
t1
名字
输出频率，
商用温度
输出频率，
工业级温度
t2
输出占空比
描述
时钟输出限制， 3.3V
时钟输出限制， 2.5V
时钟输出限制， 3.3V
时钟输出限制， 2.5V
占空比被定义
图2 ;
t1/t2
f
OUT
> 166兆赫，V 50 ％
DD
占空比被定义
图2 ;
t1/t2
f
OUT
< 166兆赫，V 50 ％
DD
t3
LO
t4
LO
t3
HI
t4
HI
t5
[7]
t6
[8]
t10
上升沿摆
速率（V
DDL
= 2.5V)
下降沿摆
速率（V
DDL
= 2.5V)
上升沿摆
速率（V
DDL
= 3.3V)
下降沿摆
速率（V
DDL
= 3.3V)
SKEW
时钟抖动
PLL锁定时间
输出时钟上升时间， 20 ％ - 80 ％的V
DDL
.
德网络中定义
科幻gure 3
输出时钟下降时间， 80 ％ - V的20 ％
DDL
.
德网络中定义
科幻gure 3
输出时钟上升时间， 20 ％ - 80％
V
DD
/V
DDL
。定义
科幻gure 3
输出时钟下降时间， 80 ％ - 20 ％
V
DD
/V
DDL
。定义
科幻gure 3
相关产出之间的输出输出偏斜
峰 - 峰值周期抖动（见
图4）
250
0.30
3
分钟。
0.08 （ 80千赫）
0.08 （ 80千赫）
0.08 （ 80千赫）
0.08 （ 80千赫）
40
45
0.6
0.6
0.8
0.8
50
50
1.2
1.2
1.4
1.4
250
典型值。
马克斯。
200
166.6
166.6
150
60
55
单位
兆赫
兆赫
兆赫
兆赫
%
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ms
注意事项：
4.未经100％测试，保证了设计。
5. I
VDD
对于频率为125 MHz运行的两个CLK输出电流的规定，二LCLK输出运行在80 MHz和2 LCLK输出运行速度为66.6兆赫。
6.使用CyClocksRT来计算实际的I
VDD
我
VDDL
对于特定的输出频率配置。
保证在从同一分频器银行产生输出7.偏移值。看到逻辑框图更多信息。
8.抖动测量会有所不同。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，V
DDL
（ 2.5V或3.3V ） ，温度
和输出负载。欲了解更多信息，请参考应用笔记， “抖动锁相环的系统：原因，影响和解决方案”，可在http ： //www.cy-
press.com ，或联系您当地的赛普拉斯现场应用工程师。
文件编号： 38-07006牧师* D
第5 9
CY25200
引脚配置
图1.引脚图
概述
该CY25200是一个扩频时钟发生器（ SSCG ） IC
用于减少电磁干扰（EMI），发现在
今天的高速数字电子系统。
该器件采用了赛普拉斯专有的锁相环
（ PLL）和扩频时钟（ SSC ）技术
合成并调制输入时钟的频率。通过
频率调制时钟，测量的电磁干扰的基波
精神和谐波频率被大大降低。这
减少辐射能量显著降低成本
监管机构的要求（ EMC）和符合
提高了产品上市时间，而不会降低系统perfor-
曼斯。
该CY25200采用工厂和现场可编程组态
日粮存储器阵列合成输出频率，传播％ ，
晶体负载电容，时钟控制管脚， PD ＃和OE选项。
表1.引脚一览
名字
XIN
XOUT
VDD
AVDD
VSS
AVSS
VDDL
VSSL
SSCLK1
SSCLK2
SSCLK3
SSCLK4
SSCLK5/REFOUT/CP2
SSCLK6/REFOUT/CP3
CP0
[1]
CP1
[1]
引脚数
1
16
2
3
13
5
11
6
7
8
9
12
14
15
4
10
蔓延％是工厂和现场可编程为中心
传播或向下扩散与传播的各种比例。该
范围为中心的传播为± 0.25％ ± 2.50 ％ 。的范围为
倒价差为-0.5 ％至-5.0 ％ 。联系工厂
较小或较大的扩散％的量，如果需要的话。
输入到CY25200可以是一个晶体或时钟信号。该
输入频率范围为晶体是8-30 MHz和时钟
信号为8-166 MHz的。
该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该
调频SSCLK输出与编程
3-200 MHz的。
该CY25200产品采用16引脚TSSOP封装
包，以0至市售的工作温度范围
70°C.
描述
晶振输入或参考时钟输入
晶振输出。离开这个引脚悬空，如果使用外部时钟
数字逻辑和SSCLK5和6时钟驱动器3.3V电源
3.3V模拟PLL电源
地
模拟地
对于SSCLK1 / 2 /3/4的时钟驱动器2.5V或3.3V电源
VDDL电源地
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）
可编程扩频时钟或缓冲基准输出VDD电平
（ 3.3V ）或控制引脚， CP2
可编程扩频时钟或缓冲基准输出VDD电平
（ 3.3V ）或控制引脚， CP3
控制引脚0
控制引脚1
记
1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃ ：掉电， PD ＃ = 0时，所有的
SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号） ，
CLKSEL ： SSCLK输出频率选择。请参阅
控制引脚（ CP0 ， CP1 ， CP2和CP3 ）
为控制引脚编程选项。
文件编号： 38-07633牧师* E
第11 2
[+ ]反馈
CY25200
表2.修正功能引脚
引脚功能
引脚名称
针＃
单位
计划价值
CLKSEL = 0
计划价值
CLKSEL = 1
输出时钟功能和频率
SSCLK1
7
兆赫
进入
数据
进入
数据
SSCLK2
8
兆赫
进入
数据
进入
数据
SSCLK3
9
兆赫
进入
数据
进入
数据
SSCLK4
12
兆赫
进入
数据
进入
数据
进入
数据
进入
数据
进入
数据
31.5
输入
频率
XIN和
XOUT
1到16个
兆赫
C
XIN
和
C
XOUT
XIN和
XOUT
1到16个
pF
传播
百分
SSCLK [1： 6]
频率
调制
SSCLK [1： 6]
7,8,9,12,14,15 7,8,9,12,14,15
%
千赫
表3.多功能引脚
针
功能
引脚名称
针＃
单位
计划价值
CLKSEL = 0
计划价值
CLKSEL = 1
输出时钟/ REFOUT / OE / SSON / CLKSEL
SSCLK5/REFOUT/CP2
14
兆赫
输入数据，
输入数据，
SSCLK6/REFOUT/CP3
15
兆赫
输入数据，
输入数据，
输入数据，
输入数据，
OE / PD ＃ / SSON / CLKSEL
CP0
4
不适用
CP1
10
不适用
节目简介
现场可编程CY25200
该CY25200被编程在封装级，也就是说，在一个
编程接口。该CY25200是基于Flash技术，
这样的部分被重新编程，高达100倍。这允许
快速简便的设计变更和产品更新，以及消除
止数据与旧的和过时的库存中的任何问题。
样品和小批量原型编程的
CY3672编程与CY3695插座适配器。
并确保勾选“非标设备”复选框。为
在登记过程中的详细信息请参阅CY3672
数据表。
有关扩频软件信息
编程解决方案，请联系您当地的赛普拉斯销售
或现场应用工程师（ FAE ） ，代表了解详情。
工厂可编程CY25200
工厂编程可用于批量制造用
赛普拉斯。所有申请必须提交给本地赛普拉斯
现场应用工程师（ FAE ）或销售代表。该
由代表提供的样品申请表必须是
完成。当请求被处理后，您会收到一个新的
部件编号，样品，并与已编程的数据片
值。这部分号码用于额外的样品的要求
生产订单。
可在对CY25200其他信息
赛普拉斯网站：
www.cypress.com 。
CyberClocks在线软件
CyberClocks 在线软件是一个基于Web的软件应用程序
阳离子，其允许用户自定义配置CY25200 。所有
在给定为“输入数据”的参数被编入
CY25200 。 CyberClocks在线输出行业标准
用于编程CY25200 DEC文件。 CyberClocks
网上可在
www.cyberclocksonline.com
网站
通过用户注册。要注册，填写登记表
文件编号： 38-07633牧师* E
第11 3
[+ ]反馈
CY25200
产品功能
控制引脚（ CP0 ， CP1 ， CP2和CP3 ）
有可通过编程的四个控制信号
销4，10 ，14，和15 。
CP0 （引脚4）和CP1 （ PIN10 ）专门设计的功能
作为控制引脚。然而引脚14 （ SSCLK5 / REFOUT / CP2 ）和
15 （ SSCLK6 / REFOUT / CP3 ）是多功能的，并
编程为一个控制信号或输出时钟（ SSCLK或
REFOUT ） 。所有的控制引脚， CP0 ， CP1，CP2和CP3是
可编程的，并且被编程为仅具有一个的
以下功能：
■
■
■
■
VCO的频率范围是100-400MHz 。该CY25200有两个
独立分频器，分频器1和分频器2.这两个都是装
有提供两个不同的任意数量的2和130之间
但相关的频率，如上所述。
在上面的例子中SSCLK5 （引脚14）和SSCLK6 （引脚15 ）为
作为输出时钟。然而，它们也可以被用作控制
信号。看
科幻gure 3
5页的引脚排列。
输入频率（ XIN ，引脚1和XOUT ，引脚16 ）
输入到CY25200是晶体或时钟。在输入频率
昆西范围为晶体是8到30兆赫，并且对于时钟信号是
8至166兆赫。
输出使能（ OE ） - 如果OE = 1 ，所有SSCLK或REFOUT
输出被使能。
SSON ，扩频控制- 1 =蔓延，并
0 =传播关。
CLKSEL - SSCLK输出频率选择
PD ＃ ，低电平有效，如果PD ＃ = 0时，所有的输出三态
而部分进入低功耗状态。
C
XIN
和C
XOUT
（引脚1和引脚16 ）
引脚1的负载电容（C
XIN
）和引脚16 （C
XOUT
）是
程序从12 pF到60 pF的0.5 pF的增量。该
这些片上晶体负载电容编程值是
相同的（ XIN = XOUT = 12 60 pF的） 。
所需要的值
C
XIN
和
C
XOUT
匹配晶体负载
（CL） ，使用下面的公式计算：
C
XIN
= C
XOUT
= 2C
L
– C
P
其中C
L
是所指定的水晶晶体负载电容
制造商和C
P
是寄生电容的PCB 。
例如，如果一个基本的16 MHz的晶体用C
L
16 pF的是
使用和C
P
为2 pF的，C
XIN
和C
XOUT
计算公式为：
C
XIN
= C
XOUT
= （ 2× 16 ） - 2 = 30 pF的。
如果使用的是驱动的参考时钟，集合C
XIN
和C
XOUT
到MIN-
imum值为12 pF的。
最后的控制信号是掉电（PD ＃ ）即imple-
mented只能通过编程CP0或CP1 （ CP2和CP3
不能被编程为PD ＃ ） 。下面是三个例子
控制引脚：
■
■
■
■
■
■
CLKIN = 33 MHz的
SSCLK1 / 2 /3/4 = 100 MHz的± 1 ％的利差
SSCLK 5 = REFOUT （ 33兆赫）
CP0 （引脚4 ）= PD ＃
CP1 （引脚10 ） = OE
CP3 （引脚15 ） = SSON
图2.引脚图
33.0MHz
VDD
AVDD
PD ＃
AVSS
VSSL
100MHz
100MHz
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
NC
SSON
REFOUT(33.0MHz)
VSS
100MHz
VDDL
OE
100MHz
输出频率（ SSCLK1通过SSCLK6
输出）
所有的SSCLK输出由合成该输入产生
使用PLL和调制VCO参考频率
频率。 SSCLK [1： 4]被编程为仅输出时钟
（ SSCLK ） 。 SSCLK5和SSCLK6也被编程以
功能相同SSCLK [1： 4]或输入的缓冲副本
参考（ REFOUT ）或它们被编程为控制销
如在控制销部分讨论。使用2.5V输出
上SSCLK驱动选项[ 1 ：4] ， VDDL必须连接到2.5V的
电源（ SSCLK [1： 4]输出由VDDL供电） 。
当使用2.5V的输出驱动器的选择，最大输出
频率上SSCLK [1： 4]是166兆赫。
的引脚用于上述实施例中示出
图2中。
通过SSCLK6传播比例（ SSCLK1
输出）
该SSCLK频率进行编程的任何百分比值
从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至
-5.0 ％下调蔓延。
该CLKSEL控制引脚使用户能够改变输出
频率从一个频率到另一个（例如
频率A频率B） 。这些都必须与频率
所衍生的离一个共同的VCO频率。例如，
33.333兆赫和66.666兆赫均源自的VCO
400 MHz和它分别除以下跌12和6 。
表4
第5页显示了这是如何实现的例子。该
调频
频率调制被编程为31.5千赫的所有
SSCLK频率从3到200兆赫。与工厂联系，如果
更高的调制频率是必要的。
文件编号： 38-07633牧师* E
第11 4
[+ ]反馈
CY25200
表4.使用时钟选择， CLKSEL控制引脚
输入频率
（兆赫）
14.318
CLKSEL
（引脚4 ）
CLKSEL = 0
CLKSEL = 1
SSCLK1
（引脚7 ）
33.33
66.66
SSCLK2
（引脚8 ）
33.33
66.66
SSCLK3
（引脚9 ）
33.33
66.66
SSCLK4
（引脚12 ）
33.33
66.66
REFOUT
（引脚14）的
14.318
14.318
REFOUT
（引脚15 ）
14.318
14.318
图3.使用时钟选择， CLKSEL控制引脚配置引脚
14.318MHz
VDD
AVDD
CLKSEL
AVSS
VSSL
33.33/66.66MHz
33.33/66.66MHz
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
REFOUT(14.318MHz)
REFOUT(14.318MHz)
VSS
33.33/66.66MHz
VDDL
SSON
33.33/66.66MHz
文件编号： 38-07633牧师* E
第11个5
[+ ]反馈
CY22381
三锁相环通用FLASH
可编程时钟发生器
特点
三综合锁相环
超宽鸿沟计数器（ 8位Q ， 11位P，和
7位后除法）
改进的非线性晶体负载电容
可编程闪存
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过外部LVTTL输入选择选项
3.3V工作电压
八脚SOIC封装
CyClocks RT 支持
非易失性程序可方便customi-
矩阵特殊积，超快速周转，性能调整，
设计时序裕量测试，库存控制，降低
部件数量，更安全的产品供应。也可以
被编程多次从而降低
编程错误，并提供一个简单的升级
路径为现有设计
室内设计样品和原型
可使用CY3672 FTG人员开发量
opment套件。量产批量已可通过
赛普拉斯的增值分销合作伙伴或
使用第三方程序员BP Microsystems公司，
希洛系统，等等。
适用于高端多媒体， commu-性能
通信业，工业， A / D转换，以及消费
应用
支持多种低功耗应用方案
并降低EMI ，允许未使用的输出是
关闭
调整液晶驱动力与兼容性
几乎所有的晶体
外部频率选择选项PLL1 ， CLKA和
CLKB
工业标准电源电压
行业标准包装节省了电路板空间
易于使用的设计输入软件支持
好处
生成多达三个三个独特的频率
输出高达200 MHz从外部源。
当前CY2081系列的功能升级。
允许0 ppm的频率产生和频率
在最苛刻的应用程序的转换
提高频率准确度的温度，年龄，
过程中，和初始偏移
逻辑框图
XTALIN
XTALOUT
OSC 。
PLL1
CON组fi guration
FL灰
11位P
8位Q
4×3
交叉点
开关
分频器
7-BIT
CLKC
PLL2
SHUTDOWN / OE
FS /暂停
11位P
8位Q
分频器
7-BIT
CLKB
PLL3
11位P
8位Q
分频器
7-BIT
CLKA
赛普拉斯半导体公司
文件编号： 38-07012牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月13日
CY22381
引脚配置
CY22381
8引脚SOIC
CLKC
GND
XTALIN
XTALOUT
1
2
3
4
8
7
6
5
FS /
暂停
/ OE /
关闭
V
DD
CLKA
CLKB
选择指南
产品型号
CY22381FC
CY22381FI
输出
3
3
输入频率范围
输出频率范围
细节
商业级温度
工业温度
8兆赫 - 30兆赫（外部晶振）高达200 MHz
1兆赫 - 166兆赫（参考时钟）
8兆赫 - 30兆赫（外部晶振）高达166 MHz的
1兆赫 - 150兆赫（参考时钟）
销摘要
名字
CLKC
GND
XTALIN
XTALOUT
CLKB
CLKA
V
DD
FS /暂停/
OE /关机
引脚数
1
2
3
4
5
6
7
8
描述
可配置的时钟输出C
地
参考晶振输入或外部参考时钟输入
参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）
可配置的时钟输出B
可配置的时钟输出
电源
通用输入。可变频调速，挂起模式控制，输出
启用或全片关机。
通用输入
该CY22381具有输出控制引脚（引脚8 ），可以
进行编程，以控制四个特征之一。
当编程为一个频率选择（ FS ） ，输入可以
2任意编程的频率设置之间进行选择。
频率选择可以改变如下;频率
PLL1 ， CLKB的输出分频，并输出分频的
CLKA 。任何分隔变化的切换FS输入结果
保证是无故障。
通用输入可以同时控制
挂起功能，在关闭了一组PLL和输出的阻止 -
在编程过程中确定的。
当设定为输出使能（ OE ）输入力
所有的输出被放置在一个三态状态时为低电平。
当设定为关闭时，输入力的完整芯片
关断模式下低的时候。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
第2页8
手术
该CY22381是升级现有CY2081 。新
设备具有更宽的频率范围内，具有更大的灵活性，
提高了性能，并集成了许多功能，
降低灵敏度PLL与外部系统的问题。
该装置具有三个锁相环，使每个输出操作
在一个独立的频率。这三个都是锁相环
完全可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的频率可以任选
通过使用外部CMOS通用被改变
输入。请参阅“通用输入”以下部分
更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
文件编号： 38-07012牧师* D
CY22381
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
通过可编程的7位切换到任何三个输出的
输出分频器。这四个来源：参考， PLL1 ， PLL2 ，
和PLL3 。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器源于一个可编程的寄存器的值。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载可以用适当的终止，
所以一般不建议使用。
省电功能
当配置为操作环境，通用输入
三州所有输出拉为低电平。当配置为
关闭的低电平该引脚的三态输出全部和
切断的PLL ，计数器，基准振荡器，并且所有
其它活性成分。在V所产生的电流
DD
销将小于5
A
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
当配置为SUSPEND ，通用输入
可以被配置来关闭定制的组输出
和/或锁相环，低的时候。所有的PLL和任何输出都可以
在几乎任何组合来关闭。唯一的限制在于
如果PLL被关断，从它衍生的所有输出，也必须关闭
关。暂停锁相环（PLL）关闭所有相关的逻辑，而
暂停输出强制三态状态。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换和
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
的输出。这可以防止在输出边缘从对准，
让卓越的抖动性能。
CyClocks RT软件
CyClocks RT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。您
可以下载CyClocks RT的免费副本赛普拉斯网站
网站http://www.cypress.com 。
文件编号： 38-07012牧师* D
第3页8
CY22381
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
电源电压............................................... - 0.5V至+ 7.0V
直流输入电压.............................. -0.5V到+ （V
DD
+ 0.5V)
存储温度.................................. -65 ° C至+ 125°C
结温................................................ ... 125°C
数据保留@ TJ = 125°C ................................ > 10年
最大编程周期........................................ 100
封装功耗...................................... 250毫瓦
静电放电电压
（每MIL -STD -883方法3015 ） ...........................
≥
2000V
闩锁（根据JEDEC 17 ） ....................................
≥
± 200毫安
工作条件
[1]
参数
V
DD
T
A
C
LOAD_OUT
f
REF
电源电压
商业的工作温度，环境
工业运行温度，环境
马克斯。负载电容
外部参考晶振
外部参考
外部参考
t
PU
时钟
[2]
,
时钟
[2]
,
广告
产业
描述
分钟。
3.135
0
–40
–
8
1
1
0.05
典型值。
3.3
–
–
–
–
–
–
–
马克斯。
3.465
+70
+85
15
30
166
150
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
ms
上电时所有VDD的达到指定的最低电压
（功率坡道必须是单调）
电气特性
参数
I
OH
I
OL
C
XTAL_MIN
C
XTAL_MAX
C
IN
V
IH
V
IL
I
IH
I
IL
I
OZ
I
DD
I
DDS
描述
输出高电流
[3]
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3 V
V
OL
= 0.5V, V
DD
= 3.3 V
Capload在最低设置
Capload在最高设置
除了水晶销
CMOS电平， ％V的
DD
CMOS电平， ％V的
DD
V
IN
= V
DD
– 0.3 V
V
IN
= +0.3 V
三态输出
3.3 V电源供电; 3输出@ 50兆赫
3.3 V电源供电; 3输出@ 166 MHz的
分钟。
12
12
–
–
–
70%
–
–
–
–
–
–
–
典型值。
24
24
6
30
7
–
–
<1
<1
–
35
70
5
马克斯。
–
–
–
–
–
–
30%
10
10
10
–
–
20
单位
mA
mA
pF
pF
pF
V
DD
V
DD
A
A
A
mA
mA
A
输出低电流
[3]
晶体负载电容
[3]
晶体负载电容
[3]
输入引脚电容
[3]
高电平输入电压
低电平输入电压
输入高电流
输入低电平电流
输出漏电流
总电源电流
总电源电流处于关机活跃
关断模式
注意事项：
1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。
2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测
DD
/2.
3.由设计保证，而不是100 ％测试。
文件编号： 38-07012牧师* D
第4页8
CY22381
开关特性
参数
1/t
1
t
2
名字
输出频率
[3, 4]
输出占空比
周期
[3, 5]
描述
时钟输出的限制，商业
时钟输出的限制，工业
占空比输出，定义为t
2
÷
t
1
,
个Fout < 100兆赫，分频器> = 2，测定
在V
DD
/2
占空比输出，定义为t
2
÷
t
1
,
FOUT > 100 MHz或分= 1 ，测量
在V
DD
/2
t
3
t
4
t
5
t
6
t
7
上升沿斜率
[3]
下降沿摆率
[3]
输出三态时序
[3]
时钟抖动
[3, 6]
锁定时间
[3]
输出时钟的上升时间， 20％至80 ％的V
DD
输出时钟的下降时间， 20％至80 ％的V
DD
时间输出到进入或离开
经过三态模式SHUTDOWN / OE
开关
峰 - 峰值周期抖动， CLK输出
测量V
DD
/2
从加电到PLL锁定时间
分钟。
–
–
45%
典型值。
–
–
50%
马克斯。
200
166
55%
单位
兆赫
兆赫
40%
50%
60%
0.75
0.75
–
1.4
1.4
150
–
–
300
V / ns的
V / ns的
ns
–
–
200
1.0
–
3
ps
ms
开关波形
所有输出，占空比和上升/下降时间
t
1
t
2
产量
t
3
t
4
输出三态时序
OE
t
5
所有
三态
输出
t
5
CLK输出抖动
t
6
CLK
产量
注意事项：
4，保证能满足20 ％ - 80 ％的输出阈值和占空比规格。
5.参考输出占空比取决于XTALIN占空比。
6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。
文件编号： 38-07012牧师* D
第5页8
CY23FP12
/1,/2,/3,/4,
/x,/2x
CLKB5
CLKB4
/1,/2,/3,/4,
/x,/2x
CLKB3
CLKB2
REF
/M
PLL
/1,/2,/3,/4,
/x,/2x
产量
功能
SELECT
矩阵
CLKB1
CLKB0
FBK
/N
/1,/2,/3,/4,
/x,/2x
CLKA5
CLKA4
/1,/2,/3,/4,
/x,/2x
CLKA3
CLKA2
/1,/2,/3,/4,
/x,/2x
CLKA1
CLKA0
图1.基本的PLL框图
下面是独立的功能，可以是一个单
与上卷或原型编程器
“默认”硅。
表1中。
CON组fi guration
直流驱动器A银行
描述
默认
项目银行A输出驱动强度。用户可以选择一出来16毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
方案B银行的输出驱动强度。用户可以选择一出来16毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以最小化电磁干扰（EMI）和
开关噪声。
启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以减少EMI和开关噪声。
生成的CLKA0输出反相时钟。当此选项
编程， CLKA0和CLKA1将成为免费对。
生成的CLKA2输出反相时钟。当此选项
编程， CLKA2和CLKA3将成为免费对。
生成的CLKA4输出反相时钟。当此选项
编程， CLKA4和CLKA5将成为免费对。
生成的CLKB0输出反相时钟。当此选项
编程， CLKB0和CLKB1将成为免费对。
生成的CLKB2输出反相时钟。当此选项
编程， CLKB2和CLKB3将成为免费对。
非反转
非反转
非反转
非反转
非反转
直流驱动器B银行
输出使能为银行B的时钟
输出使能为A银行的时钟
INV CLKA0
INV CLKA2
INV CLKA4
INV CLKB0
INV CLKB2
文件编号： 38-07246牧师* E
第10 3
CY23FP12
表1中。
（续）
CON组fi guration
INV CLKB4
下拉启用
FBK下拉启用
FBK SEL
描述
生成的CLKB4输出反相时钟。当此选项
编程， CLKB4和CLKB5将成为免费对。
使能/禁止内部下拉所有输出
默认
非反转
启用
启用/禁用反馈通路内部下拉（同时适用于启用
内部和外部反馈拓扑）
内部和外部反馈拓扑之间选择
外
下面是独立的功能的列表，其可以是
分配给每个4 S1和S2的组合。当
一个特定的S1和S2的组合被选择时，该装置将
假设结构（其本质上是一组
函数中给出
表2
下文）已被预先分配
该特定组合。
表2中。
功能
描述
默认
启用
启用
启用
启用
启用
启用
输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对
输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对
输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对
输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对
输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对
输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对
自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动
边缘和关断器件的情况下引用“失败”。此故障被触发
通过下面一组极限参考频率的漂移。这种自动断电电路
内部关闭时的一个输出的一个或多个被配置为直接驱动
从基准时钟。
PLL掉电
M[7:0]
N[7:0]
X[6:0]
关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。
启用PLL
分配一个8位值参考分频器-M 。除法器可以是任何整数值2
从1到256;然而， PLL输入频率不能大于10兆赫以下。
分配一个8位值反馈分频器-N 。除法器可以是任何整数值2
从1到256;然而， PLL输入频率不能大于10兆赫以下。
分配一个7位的值来输出分频器-X 。除法器可以是任何整数值
从5到130除以1,2,3，和4中预先编程的设备上，并且可以是
通过适当的输出多路复用器设置激活。
PLL的输出和基准时钟作为时钟源之间进行选择
输出分频器。
1
分频器源
CLKA54来源
CLKA32来源
CLKA10来源
CLKB54来源
CLKB32来源
CLKB10来源
PLL
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKA5和CLKA4对。请参阅
表3
对于分频器的值的列表。
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKA3和CLKA2对。请参阅
表3
对于分频器的值的列表。
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKA1和CLKA0对。请参阅
表3
对于分频器的值的列表。
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKB5和CLKB4对。请参阅
表3
对于分频器的值的列表。
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKB3和CLKB2对。请参阅
表3
对于分频器的值的列表。
自主选择一个出八种可能的输出分频器的将连接除以2
在CLKB1和CLKB0对。请参阅
表3
对于分频器的值的列表。
文件编号： 38-07246牧师* E
第10 4
CY23FP12
表3
是输出分频器的：独立地为一个列表
选择连接到每个输出对。
在该装置中， S1的默认（不可编程的）的状态，并
S2引脚的功能，如指示
表4 。
表3中。
CLKA / B源
0 [000]
1 [001]
2 [010]
3 [011]
4 [100]
5 [101]
6 [110]
7 [111]
表4 。
S2
0
0
1
1
S1
0
1
0
1
CLKA [5：0 ]
三态
驱动的
驱动的
驱动的
CLKB [5：0 ]
三态
三态
驱动的
驱动的
产量
来源
PLL
PLL
参考
PLL
输出连接到
REF
除以1
除以2
除以3
除以4
除以X
除以2倍
[1]
测试模式[LOCK
信号]
[2]
CY3672 FTG开发套件
赛普拉斯CY3672 FTG开发工具包来完成
用设计与CY23FP12所需的一切，并
项目样品和小批量的原型。该试剂盒
自带CyberClocks和最新版本的小
便携式编程器连接到PC串行端口
上的即时编程的自定义的频率。
CyberClocks的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或
用于生产编程系统使用较大
卷。
CY23FP12频率计算
该CY23FP12是最多一个非常灵活的时钟缓冲器
12独立输出，从集成PLL产生的。
有用于确定最终输出四个变量
频率。这些是输入参考频率男， N个
分频器和后分频器X.
基本锁相环的方框图中示出
图1 。
每个
6个时钟输出对都有提供给它的许多输出选项。
有6后除法选项：/ 1 ， / 2， / 3 /4 / X和/ 2X 。
后置分频器选项可以应用到计算出的PLL
频率或直接与REF 。反馈要么是
连接到CLKA0内部或连接到任何输出
外部。
可编程分频器，男，插入基准之间
输入，REF和相位检测器。分频器M可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
可编程分频器， N，插入反馈之间的
输入， FBK ，并且相位检测器。分频器N可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
这样的输出可以被计算为如下：
F
REF
/ M = F
FBK
/ N.
F
PLL
= (F
REF
* N *
后分频器） / M 。
F
OUT
= F
PLL
/后分频器。
除了上述分频选项，则另一种选择
绕过PLL和直接传递REF和输出。
F
OUT
= F
REF
.
现场编程的CY23FP12
该CY23FP12编程在封装层面，即在
编程接口。该CY23FP12是闪存技术
基础的，所以零件可重新高达100倍。
这样就可以快速，方便的设计变更和产品
更新，并消除了任何问题旧和外的日期
存货。
样品和小批量样机可以进行编程
在CY3672编程。赛普拉斯的增值distri-
从BP bution合作伙伴和第三方编程系统
微系统，希洛系统，以及其他可用于
大批量生产。
CyberClocks 软件
CyberClocks是一种易于使用的软件应用程序，它
允许用户自定义配置CY23FP12 。用户可以
指定REF时， PLL频率，输出频率和/或
后分频器，和不同的功能选项。 CyberClocks
输出用于行业标准的JEDEC文件
编程CY23FP12 。
CyberClocks可以下载免费的
赛普拉斯网站： www.cypress.com 。
注意：
1.产出将上升边沿对齐只使用相同的设备设置的输出。
2.当输出对的源被设置为[ 111] ，则输出对变成锁定指示信号。例如，如果一个输出对的源（ CLKA0 ， CLKA1 ）是
设定为[ 111] ，所述CLKA0和CLKA1 ，变成锁定指示器信号。在非反转模式， CLKA0和CLKA1信号会很高，当PLL处于锁定状态。如果
CLKA0处于反转模式下， CLKA0会低， CLKA1会很高，当PLL处于锁定状态。
文件编号： 38-07246牧师* E
第10个5
CY22392
引脚配置
CY22392
16引脚TSSOP
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
CLKD
CLKE
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
S1
S0
GND
CLKA
CLKB
选择指南
产品型号
CY22392FC
CY22392FI
输出
6
6
输入频率范围
输出频率范围
细节
商业级温度
工业温度
8兆赫， 30兆赫（外部晶振）高达200 MHz
1兆赫， 166兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振）高达166 MHz的
1兆赫， 150兆赫（参考时钟）
引脚说明
名字
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
CLKD
CLKE
CLKB
CLKA
GND
S0
S1
AV
DD
S2/
暂停
SHUTDOWN / OE
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
描述
可配置的时钟输出C
电源
模拟地
参考晶振输入或外部参考时钟输入
参考晶体反馈
缓冲的参考时钟输出
可配置的时钟输出D
可配置的时钟输出ê
可配置的时钟输出B
可配置的时钟输出
地
通用输入频率控制;位0
通用输入频率控制; 1位
模拟电源
通用输入频率控制; 2位可选择挂起模式控制
输入。
放置在输出三态状态，并关闭片上低的时候。 （可选）
唯一的地方在输出三态状态，不低时关闭芯片
文件编号： 38-07013牧师* D
第2页8
CY22392
手术
该CY22392是升级现有CY2292 。新
设备具有更宽的频率范围内，具有更大的灵活性，
提高了性能，并集成了许多功能，
降低灵敏度PLL与外部系统的问题。
该装置具有，当与组合3的PLL
参考，允许多达四个独立的频率是
输出多达6个引脚。这三个锁相环是完全
可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的输出也被送到一个
/ 2 / 3 ，或/ 4同步后分频器的输出通过
CLKE 。 PLL1的频率可以由外部来改变
CMOS输入， S0 ， S1 ， S2 。请参阅下一节
通用输入更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
通用输入
S0，S1和S2是通用输入，可以是
编程以允许8个不同的频率设置。
可与这些通用切换选项
输入如下; PLL1 ，输出分频器的分频
的CLKB和CLKA的输出分频器。
CLKA和CLKB都具有指向的一个7位的分频器
两个可编程的设置（寄存器0和寄存器1 ） 。两
时钟共享一个寄存器控制，所以它们必须被设置为
寄存器0 ，或两者必须被设置为寄存器1 。
例如：该部分可以被编程为使用S0，S1和
S2 （0,0,0到1,1,1）来控制P和Q的八个不同值
在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一
和CLKB分频寄存器可以被选择。任何分隔变化
作为开关S0，S1或S2的结果是保证是毛刺
免费。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
文件编号： 38-07013牧师* D
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
切换到任何四个可编程的7位输出进行分割。
这四个来源：参考， PLL1 ， PLL2和PLL3 。在
此外，许多有输出，即使一个独特的能力
更大的灵活性。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器来源于两个可编程单其价值
寄存器。每个S0，S1的8种可能的组合，
S2控制其中的两个可编程寄存器被加载
到CLKA的7位后分频器。请参见
“通用输入”的详细信息。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器来源于两个可编程单其价值
寄存器。每个S0，S1的8种可能的组合，
和S2控制其中的两个可编程的寄存器是
加载到CLKA的7位后分频器。请参见
“通用”输入以获取更多信息。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。
CLKD的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。
CLKE的输出来源于PLL1和经过后
除法器可被编程为/ 2， / 3 ，或/ 4 。
XBUF简直就是缓冲基准。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载，可以用正确的终止它
一般不推荐。
省电功能
关断/ OE输入三态输出的时候
拉低。如果系统关机启用的低电平该引脚
还切断锁相环，计数器，基准振荡器，并
所有其它活性成分。在V所产生的电流
DD
销将小于5
A
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
将S2 / SUSPEND输入可以被配置为关闭一个
可定制的一套输出和/或锁相环，低的时候。所有的PLL
和任何输出可以在几乎任意组合被关闭
国家。唯一的限制是，如果PLL被关断时，所有的输出
从它衍生的，也必须关闭。暂停锁相环（PLL）隔
关闭所有相关联的逻辑，而暂停输出简单
强制三态状态。
第3页8
CY22392
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换，
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
输出的（ CLKA - CLKD ） 。这防止了输出边缘
自调心，让优异的抖动性能。
电源排序
对于部分有多个V
DD
销，不存在电源
排序要求。该部分将不完全运行
直到所有的V
DD
销已经长大的电压
在“工作条件”表中指定。
所有的理由应连接到同一地平面。
结温限制
它是可以编程的CY22392使得最大
结温额定值超出。包
θ
JA
is
115℃ / W 。使用CyClocksRT功率估算功能
验证程序的配置满足结
温度和封装功耗最大
收视率。
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
电源电压...............................................- 0.5V至+ 7.0V
直流输入电压............................- 0.5V至+ （ AV
DD
+ 0.5V)
存储温度................................. -65 ° C至+ 125°C
结温................................................ ... 125°C
数据保留@ TJ = 125°C ................................. >10年
最大编程周期....................................... 100
封装功耗...................................... 350毫瓦
静电放电电压
（每MIL -STD -883方法3015 ） ....................................... ...
2000V
闩锁（根据JEDEC 17 ） .................................... > ± 200毫安
CyClocksRT软件
CyClocksRT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。
CyClocksRT还具有功率估算功能，允许
你看你的具体组态的功耗
口粮。您可以下载CyClocksRT的副本免费
赛普拉斯网站： www.cypress.com 。
工作条件
[1]
参数
V
DD
/ AV
DD
T
A
C
LOAD_OUT
f
REF
电源电压
商业的工作温度，环境
工业运行温度，环境
马克斯。负载电容
外部参考晶振
外部参考时钟
[2]
，商业
外部参考时钟
[2]
工业
t
PU
上电时所有VDD的达到指定的最低电压
（功率坡道必须是单调）
描述
分钟。
3.135
0
–40
–
8
1
1
0.05
典型值。
3.3
–
–
–
–
–
–
–
马克斯。
3.465
+70
+85
15
30
166
150
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
ms
注意事项：
1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。
2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测
DD
/2.
文件编号： 38-07013牧师* D
第4页8
CY22392
电气特性
参数
I
OH
I
OL
C
XTAL_MIN
C
XTAL_MAX
C
LOAD_IN
V
IH
V
IL
I
IH
I
IL
I
OZ
I
DD
描述
输出高电流
[3]
输出低电流
[3]
晶体负载电容
[3]
晶体负载电容
[3]
输入引脚电容
[3]
高电平输入电压
低电平输入电压
输入高电流
输入低电平电流
输出漏电流
总电源电流
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3 V
V
OL
= 0.5V, V
DD
= 3.3 V
Capload在最低设置
Capload在最高设置
除了水晶销
CMOS电平， AV ％的
DD
CMOS电平， AV ％的
DD
V
IN
= AV
DD
– 0.3 V
V
IN
= +0.3 V
三态输出
3.3V电源; 2个输出@
166 MHz的; 4个输出@ 83兆赫
3.3V电源; 2个输出@
20兆赫; 4个输出@ 40兆赫
I
DDS
在关机有功总电源电流
关断模式
分钟。
12
12
–
–
–
70%
–
–
–
–
–
–
–
100
50
5
典型值。
24
24
6
30
7
–
–
<1
<1
马克斯。
–
–
–
–
–
–
30%
10
10
10
–
–
20
单位
mA
mA
pF
pF
pF
AV
DD
AV
DD
A
A
A
mA
mA
A
开关特性
参数
1/t
1
t
2
名字
输出频率
[3, 4]
输出占空比
[3, 5]
描述
时钟输出的限制，商业
时钟输出的限制，工业
占空比输出，定义为t
2
÷
t
1
,
FOUT < 100兆赫，分> = 2 ，在V测
DD
/2
占空比输出，定义为t
2
÷
t
1
,
FOUT > 100 MHz或分= 1 ，在V测
DD
/2
t
3
t
4
t
5
t
6
t
7
上升沿斜率
[3]
输出时钟的上升时间， 20％至80 ％的V
DD
下降沿摆
率
[3]
输出三态
定时
[3]
时钟抖动
[3, 6]
锁定时间
[3]
输出时钟的下降时间， 20％至80 ％的V
DD
时间输出进入或离开三态模式
关机后/ OE开关
峰 - 峰值周期抖动， CLK输出端测得的
在V
DD
/2
从加电到PLL锁定时间
分钟。
–
–
45%
40%
0.75
0.75
–
–
–
典型值。
–
–
50%
50%
1.4
1.4
150
400
1.0
马克斯。
200
166
55%
60%
–
–
300
–
3
V / ns的
V / ns的
ns
ps
ms
单位
兆赫
兆赫
注意事项：
3.由设计保证，而不是100 ％测试。
4.保证满足20 ％-80％的输出阈值电压与占空比的规格。
5.参考输出占空比取决于XTALIN占空比。
6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。
文件编号： 38-07013牧师* D
第5页8
CY22381
三锁相环通用FLASH
可编程时钟发生器
特点
三综合锁相环
超宽鸿沟计数器（ 8位Q ， 11位P，和
7位后除法）
改进的非线性晶体负载电容
可编程闪存
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过外部LVTTL输入选择选项
3.3V工作电压
八脚SOIC封装
CyClocks RT 支持
非易失性程序可方便customi-
矩阵特殊积，超快速周转，性能调整，
设计时序裕量测试，库存控制，降低
部件数量，更安全的产品供应。也可以
被编程多次从而降低
编程错误，并提供一个简单的升级
路径为现有设计
室内设计样品和原型
可使用CY3672 FTG人员开发量
opment套件。量产批量已可通过
赛普拉斯的增值分销合作伙伴或
使用第三方程序员BP Microsystems公司，
希洛系统，等等。
适用于高端多媒体， commu-性能
通信业，工业， A / D转换，以及消费
应用
支持多种低功耗应用方案
并降低EMI ，允许未使用的输出是
关闭
调整液晶驱动力与兼容性
几乎所有的晶体
外部频率选择选项PLL1 ， CLKA和
CLKB
工业标准电源电压
行业标准包装节省了电路板空间
易于使用的设计输入软件支持
好处
生成多达三个三个独特的频率
输出高达200 MHz从外部源。
当前CY2081系列的功能升级。
允许0 ppm的频率产生和频率
在最苛刻的应用程序的转换
提高频率准确度的温度，年龄，
过程中，和初始偏移
逻辑框图
XTALIN
XTALOUT
OSC 。
PLL1
CON组fi guration
FL灰
11位P
8位Q
4×3
交叉点
开关
分频器
7-BIT
CLKC
PLL2
SHUTDOWN / OE
FS /暂停
11位P
8位Q
分频器
7-BIT
CLKB
PLL3
11位P
8位Q
分频器
7-BIT
CLKA
赛普拉斯半导体公司
文件编号： 38-07012牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月13日
CY22381
引脚配置
CY22381
8引脚SOIC
CLKC
GND
XTALIN
XTALOUT
1
2
3
4
8
7
6
5
FS /
暂停
/ OE /
关闭
V
DD
CLKA
CLKB
选择指南
产品型号
CY22381FC
CY22381FI
输出
3
3
输入频率范围
输出频率范围
细节
商业级温度
工业温度
8兆赫 - 30兆赫（外部晶振）高达200 MHz
1兆赫 - 166兆赫（参考时钟）
8兆赫 - 30兆赫（外部晶振）高达166 MHz的
1兆赫 - 150兆赫（参考时钟）
销摘要
名字
CLKC
GND
XTALIN
XTALOUT
CLKB
CLKA
V
DD
FS /暂停/
OE /关机
引脚数
1
2
3
4
5
6
7
8
描述
可配置的时钟输出C
地
参考晶振输入或外部参考时钟输入
参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）
可配置的时钟输出B
可配置的时钟输出
电源
通用输入。可变频调速，挂起模式控制，输出
启用或全片关机。
通用输入
该CY22381具有输出控制引脚（引脚8 ），可以
进行编程，以控制四个特征之一。
当编程为一个频率选择（ FS ） ，输入可以
2任意编程的频率设置之间进行选择。
频率选择可以改变如下;频率
PLL1 ， CLKB的输出分频，并输出分频的
CLKA 。任何分隔变化的切换FS输入结果
保证是无故障。
通用输入可以同时控制
挂起功能，在关闭了一组PLL和输出的阻止 -
在编程过程中确定的。
当设定为输出使能（ OE ）输入力
所有的输出被放置在一个三态状态时为低电平。
当设定为关闭时，输入力的完整芯片
关断模式下低的时候。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
第2页8
手术
该CY22381是升级现有CY2081 。新
设备具有更宽的频率范围内，具有更大的灵活性，
提高了性能，并集成了许多功能，
降低灵敏度PLL与外部系统的问题。
该装置具有三个锁相环，使每个输出操作
在一个独立的频率。这三个都是锁相环
完全可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的频率可以任选
通过使用外部CMOS通用被改变
输入。请参阅“通用输入”以下部分
更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
文件编号： 38-07012牧师* D
CY22381
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
通过可编程的7位切换到任何三个输出的
输出分频器。这四个来源：参考， PLL1 ， PLL2 ，
和PLL3 。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器源于一个可编程的寄存器的值。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载可以用适当的终止，
所以一般不建议使用。
省电功能
当配置为操作环境，通用输入
三州所有输出拉为低电平。当配置为
关闭的低电平该引脚的三态输出全部和
切断的PLL ，计数器，基准振荡器，并且所有
其它活性成分。在V所产生的电流
DD
销将小于5
A
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
当配置为SUSPEND ，通用输入
可以被配置来关闭定制的组输出
和/或锁相环，低的时候。所有的PLL和任何输出都可以
在几乎任何组合来关闭。唯一的限制在于
如果PLL被关断，从它衍生的所有输出，也必须关闭
关。暂停锁相环（PLL）关闭所有相关的逻辑，而
暂停输出强制三态状态。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换和
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
的输出。这可以防止在输出边缘从对准，
让卓越的抖动性能。
CyClocks RT软件
CyClocks RT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。您
可以下载CyClocks RT的免费副本赛普拉斯网站
网站http://www.cypress.com 。
文件编号： 38-07012牧师* D
第3页8
CY22381
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
电源电压............................................... - 0.5V至+ 7.0V
直流输入电压.............................. -0.5V到+ （V
DD
+ 0.5V)
存储温度.................................. -65 ° C至+ 125°C
结温................................................ ... 125°C
数据保留@ TJ = 125°C ................................ > 10年
最大编程周期........................................ 100
封装功耗...................................... 250毫瓦
静电放电电压
（每MIL -STD -883方法3015 ） ...........................
≥
2000V
闩锁（根据JEDEC 17 ） ....................................
≥
± 200毫安
工作条件
[1]
参数
V
DD
T
A
C
LOAD_OUT
f
REF
电源电压
商业的工作温度，环境
工业运行温度，环境
马克斯。负载电容
外部参考晶振
外部参考
外部参考
t
PU
时钟
[2]
,
时钟
[2]
,
广告
产业
描述
分钟。
3.135
0
–40
–
8
1
1
0.05
典型值。
3.3
–
–
–
–
–
–
–
马克斯。
3.465
+70
+85
15
30
166
150
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
ms
上电时所有VDD的达到指定的最低电压
（功率坡道必须是单调）
电气特性
参数
I
OH
I
OL
C
XTAL_MIN
C
XTAL_MAX
C
IN
V
IH
V
IL
I
IH
I
IL
I
OZ
I
DD
I
DDS
描述
输出高电流
[3]
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3 V
V
OL
= 0.5V, V
DD
= 3.3 V
Capload在最低设置
Capload在最高设置
除了水晶销
CMOS电平， ％V的
DD
CMOS电平， ％V的
DD
V
IN
= V
DD
– 0.3 V
V
IN
= +0.3 V
三态输出
3.3 V电源供电; 3输出@ 50兆赫
3.3 V电源供电; 3输出@ 166 MHz的
分钟。
12
12
–
–
–
70%
–
–
–
–
–
–
–
典型值。
24
24
6
30
7
–
–
<1
<1
–
35
70
5
马克斯。
–
–
–
–
–
–
30%
10
10
10
–
–
20
单位
mA
mA
pF
pF
pF
V
DD
V
DD
A
A
A
mA
mA
A
输出低电流
[3]
晶体负载电容
[3]
晶体负载电容
[3]
输入引脚电容
[3]
高电平输入电压
低电平输入电压
输入高电流
输入低电平电流
输出漏电流
总电源电流
总电源电流处于关机活跃
关断模式
注意事项：
1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。
2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测
DD
/2.
3.由设计保证，而不是100 ％测试。
文件编号： 38-07012牧师* D
第4页8
CY22381
开关特性
参数
1/t
1
t
2
名字
输出频率
[3, 4]
输出占空比
周期
[3, 5]
描述
时钟输出的限制，商业
时钟输出的限制，工业
占空比输出，定义为t
2
÷
t
1
,
个Fout < 100兆赫，分频器> = 2，测定
在V
DD
/2
占空比输出，定义为t
2
÷
t
1
,
FOUT > 100 MHz或分= 1 ，测量
在V
DD
/2
t
3
t
4
t
5
t
6
t
7
上升沿斜率
[3]
下降沿摆率
[3]
输出三态时序
[3]
时钟抖动
[3, 6]
锁定时间
[3]
输出时钟的上升时间， 20％至80 ％的V
DD
输出时钟的下降时间， 20％至80 ％的V
DD
时间输出到进入或离开
经过三态模式SHUTDOWN / OE
开关
峰 - 峰值周期抖动， CLK输出
测量V
DD
/2
从加电到PLL锁定时间
分钟。
–
–
45%
典型值。
–
–
50%
马克斯。
200
166
55%
单位
兆赫
兆赫
40%
50%
60%
0.75
0.75
–
1.4
1.4
150
–
–
300
V / ns的
V / ns的
ns
–
–
200
1.0
–
3
ps
ms
开关波形
所有输出，占空比和上升/下降时间
t
1
t
2
产量
t
3
t
4
输出三态时序
OE
t
5
所有
三态
输出
t
5
CLK输出抖动
t
6
CLK
产量
注意事项：
4，保证能满足20 ％ - 80 ％的输出阈值和占空比规格。
5.参考输出占空比取决于XTALIN占空比。
6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。
文件编号： 38-07012牧师* D
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