CY2XP304
高频可编程PECL
时钟产生模块
特点
周期抖动峰 - 峰值为125MHz （最大） = 55 PS
四低偏移的LVPECL输出
锁相环（ PLL ）乘法器选择
串联配置的比例乘以
八位反馈计数器和6位参考
计数器测量精度高
HSTL输入， HSTL至LVPECL电平转换
125-至500 -MHz的输出范围为高速
应用
高速PLL旁路模式，以1.5 GHz的
36 VFBGA ， 6 × 8 × 1毫米
3.3V工作电压
框图
PLL_MULT
CLK0
CLK0B
CLK1
XIN
XOUT
SER CLK
SER数据
INA
INAB
CLK_SEL
XTAL
振荡器
PLL
xM
0
1
CLK1B
CLK2
CLK2B
CLK3
CLK3B
引脚配置
CY XP 2 3 0 4 3 6 VFBGAP在CONF IG URAT IO
T O服务P V IE W
LK 0
LK 0B
6
CLK 1
CLK 1B
LK 2
CLK 2B
CLK 3
LK 3B
5
VDDA
GND
T O服务P V IE W
GND
GND
GND
V DDA
4
GND
性S E R_D
助教
V DDB
V DDA
3
XO ü牛逼
性S E R_CL
K
GND
GND
VDDB
NC
2
西安
GND
GND
VDDA
1
VDDB
VDDB
GND
P LL_M ü L
T
CLK _S ê
L
IN A
在B
VDDA
A
B
C
D
E
F
G
H
赛普拉斯半导体公司
文件编号： 38-07589牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月28日
CY2XP304
引脚德网络nitions
针＃
A1,B1,G3,G4
A2
A3
A4,B2,C1,C3,C4,F3,F4,G2,G5,B5
A5,H1,H2,H4,H5
A6
B6
C6
D6
E6
F6
G6
H6
B3
B4
D1
E1
F1,G1
H3
引脚名称
VDDB
XIN
XOUT
GND
VDDA
CLK0
CLK0B
CLK1
CLK1B
CLK2
CLK2B
CLK3
CLK3B
参考晶振输入
参考晶体反馈
地
3.3V电源
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
引脚说明
3.3V电源的晶体驱动器
SER_CLK
串行接口的时钟
SER_DATA
串行接口数据
PLL_MULT
PLL倍频器选择输入，
内部上拉电阻，见
频率表
CLK_SEL
INA ， INAB
NC
时钟选择输入，内部上拉下来。
高选择INA / INAB ，内部PLL
被旁路。 LOW选择内部PLL
差分时钟输入对，
在PLL旁路模式下使用
无连接
频率表
PLL_MULT
0
1
M（ PLL乘法器）
x16
x8
例如输入晶体频率
25 MHZ
31.25 MHz的
15.625兆赫
CLK [0：3 ] ， CLKB [0：3 ]
400兆赫
500兆赫
125兆赫
CY2XP304两线串行接口
介绍
该CY2XP304有专为两线串行接口
数据传送操作，并用于编写为P
和Q值对频率的产生。 S
CLK
为串行时钟
线路由主设备控制。 S
数据
是串行双向
方面的资料线。该CY2XP304是一个从设备，并且可以
无论是读还是写上要求的数据线信息
从主设备。
图1
显示了主人之间的基本总线连接
而从设备。该总线由多个共享
设备，并且由一个上拉电阻拉高。
允许数据只在时钟的低电平周期发生变化，
必须是稳定的，在时钟的高电平期间。要承认，
推动了S
数据
低了S之前
CLK
上升沿不放
低到了S
CLK
下降沿。
串行接口格式
每一个从携带的地址。的数据传输是通过发起
一开始信号（S） 。每次传送段的长度为一个字节。
从机地址和读/写位，首先从发
启动信号后，主设备。从机地址
设备必须应答（ACK ）的主设备。根据
在读/写位，主设备将或者写入数据
成（逻辑0 ）或读取从机数据（逻辑1 ） 。每
时间数据的一个字节被成功传送，接收
设备必须承认。在传输结束时，所述
主设备将产生一个停止信号（ P） 。
串行接口传输格式
图2
示出与所用的串行接口的传输格式
该CY2XP304 。两个虚拟字节之前必须转移
第一个数据字节。该CY2XP304只有三个字节
锁存器用于存储信息，和数据的第三个字节是
版权所有。额外的数据将被忽略。
串行接口规格
图2
显示了基本的传输规范。开始
和结束传输，主设备产生开始
信号（S）和一个停止信号（P ） 。启动（ S）被定义为
开关在S
数据
从高电平变为低电平而S
CLK
为
HIGH 。类似地，停止（P ）被定义为开关在S
数据
从
低到高，同时保持了S
CLK
HIGH 。这两者之间
在S信号，数据
数据
同步于S上的时钟
CLK
.
文件编号： 38-07589牧师* B
第11 2
CY2XP304
S
D A TA
S
CLK
S
LK
_ C
S
阿拉木图
_ C
R
p
R
p
V
DD
S
阿拉木图
_ C
S
CLK
“在
S
阿拉木图
“在
S
CLK
“在
S
阿拉木图
“在
米骤R D所ê ê维克
S LAV E D EV冰
图1.设备连接
S
CLK
S
数据
START （S ）
有效数据
应答
止动件（ P）的
图2.串行接口规格
1位
7位
从机地址
1位
读/写
1位
8位
虚拟字节0
1位
8位
1位
8位
1位
S
确认
确认
虚拟字节1
确认
数据0
确认
数据1
8位
确认
1位
P
图3. CY2XP304传输格式
为CY2XP304串行接口地址
A6
1
A5
1
A4
0
A3
0
A2
1
A1
0
A0
1
读/写
0
串行接口编程的CY2XP304
b7
Data0
Data1
Data2
QCNTBYP
P<7>
版权所有
b6
SELPQ
P<6>
版权所有
b5
Q<5>
P<5>
版权所有
b4
Q<4>
P<4>
版权所有
b3
Q<3>
P<3>
版权所有
b2
Q<2>
P<2>
版权所有
b1
Q<1>
P<1>
版权所有
b0
Q<0>
P<0>
版权所有
要使用两线串行接口编程CY2XP304 ，
设置SELPQ有点高。该位的默认设置为LOW 。
P和Q值由下式确定：
P
最终科幻
= (P
7..0
+ 3) * 2
Q
最终科幻
= Q
5..0
+ 2
如果QCNTBYP位被置高，则Q
最终科幻
默认值
1.该位的默认设置为LOW 。
如果SELPQ位被置为低电平时，PLL乘法器将被设置
在选择功能表中的值。
CyberClocks 已经开发出来，产生P和Q
值稳定的PLL操作。这个软件是下载
从www.cypress.com 。
文件编号： 38-07589牧师* B
第11 3
CY2XP304
PLL频率=基准X P / Q =输出
参考
Q
Φ
VCO
P
产量
PLL
图4. PLL框图
功能特定网络阳离子
晶振输入
该CY2XP304接收来自外部晶体其参考。
品信是参考晶振输入，并且引脚XOUT是
参考晶体反馈。参数为晶体是
本数据手册的第5页上给出的。振荡器电路
需要外部电容器。请参考应用程序
注意标题
晶体振荡器主题
了解详细信息。
选择输入
有两种选择输入引脚， PLL_MULT和CLK_SEL 。
PLL_MULT引脚选择在PLL倍频器，和
是一个标准的LVCMOS输入。在S引脚具有内部上拉
电阻器。乘法器选择，则该数据的第2页
表（见
频率表） 。
状态转移特征
指定CLK和CLKB的最大稳定时间
从设备上电输出。对于V
DD
和V
DDX
任何
序列被允许上电和掉电的
CY2XP304.
状态转移特征
从
To
跃迁
化镧
TENCY
3毫秒
描述
从V时代
DD
/V
DDX
is
应用和解决，以
CLK / CLKB输出
入驻。
V
DD
/V
DD
CLK / CLK
B标准
X
On
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第11 4
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