【CY2XP24水晶LVPECL时钟发生器特点■■■■■■■功能说明该CY2XP24是一个PLL（锁相】,IC型号CY2XP24ZXIT,CY2XP24ZXIT PDF资料,CY2XP24ZXIT经销商,ic,电子元器件-51电子网

CY2XP24

水晶LVPECL时钟发生器

特点

■

功能说明

该CY2XP24是一个PLL（锁相环）基于高

性能时钟发生器。它经过优化，可产生10千兆

以太网，光纤通道，和其他高性能时钟

频率。它产生的输出频率要么是6.25

倍或7.5倍的晶振频率。它采用赛普拉斯的低

噪声VCO技术，实现低相位抖动，满足

两个10 Gb以太网，光纤通道和SATA抖动

要求。该CY2XP24具有晶体振荡器接口

输入和一个LVPECL输出对。

一个LVPECL输出对

可选输出频率： 156.25 MHz或187.5兆赫

外部晶振频率： 25MHz的

较低的均方根（ RMS）相位抖动为156.25兆赫，采用

25 MHz晶振（ 1.875 MHz至20 MHz的）： 0.33 PS （典型值）

无铅8引脚超薄紧缩小型封装（ TSSOP ）

包

电源电压： 3.3 V或2.5 V

商用和工业温度范围

逻辑框图

XIN

外

水晶

XOUT

0 = /25

1 = /30

F_SEL

水晶

振荡器

相

探测器

VCO

CLK

CLK ＃

赛普拉斯半导体公司

文件编号： 001-15705修订版* G

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年4月7日

[+ ]反馈

CY2XP24

引脚分配................................................. ............................. 3

频率表................................................ ............... 4

绝对最大条件....................................... 4

工作条件................................................ 4 .......

直流电气特性.......................................... 4

AC电气特性........................................... 5

推荐水晶规格............................ 5

参数测量................................................ 6

应用信息................................................ 7 ...

电源滤波技术............................. 7

终止LVPECL输出.................................. 7

晶振输入接口............................................... 7 ..

订购信息................................................ 8 ........

订购代码定义............................................. 8

与缩略语................................................. ....................... 10

文档约定................................................ 10

计量单位............................................... ........ 10

销售，解决方案和法律信息...................... 12

全球销售和设计支持....................... 12

产品................................................. ................... 12

的PSoC解决方案................................................ ......... 12

文件编号： 001-15705修订版* G

第12页2

[+ ]反馈

CY2XP24

引脚配置

图1.引脚图 - 8引脚TSSOP

VDD

VSS

XOUT

XIN

VDD

CLK

CLK ＃

F_SEL

表1.引脚定义 - 8引脚TSSOP

针

1, 8

3, 4

名字

VDD

VSS

XOUT ， XIN

F_SEL

动力

XTAL输出和输入

CMOS输入

TYPE

地

并联谐振晶体界面

频率选择。当高电平时，输出频率是7.5倍

晶振频率。低电平时，输出频率的6.25倍

晶振频率

差分时钟输出

描述

3.3 V或2.5 V电源。所有的电源电流流经针1

6,7

CLK ＃， CLK

LVPECL输出

文件编号： 001-15705修订版* G

第12页3

[+ ]反馈

CY2XP24

频率表

输入

晶体频率（MHz ）

F_SEL

PLL倍频值

7.5

6.25

输出频率（ MHz）的

187.5

156.25

绝对最大条件

参数

IN[1]

ESD

HBM

UL–94

JA[2]

描述

电源电压

输入电压， DC

温度， vtorage

温度，结

ESD保护（人体模型）

可燃性等级

热阻，结到环境

JEDEC STD 22 - A114 -B

在1/8 。

0米/ s气流

为1m / s气流

2.5米/ s气流

相对于V

非工作

条件

–

民

–0.5

–65

–

2000

V–0

100

/ W

最大

4.4

+ 0.5

150

135

–

单位

工作条件

参数

3.3 V电源电压

2.5 V电源电压

环境温度，商业

环境温度，工业

上电时间为所有V

达到指定的最低电压（确保电源坡道

是单调）

描述

民

3.135

2.375

-40

0.05

最大

3.465

2.625

500

单位

DC电气特性

参数

描述

测试条件

民

–

典型值

–

最大

125

120

150

145

–0.75

–1.625

1000

单位

电源电流与输出电压V

= 3.465 V，F

OUT

= 187.5兆赫，

未终结

输出未结束

= 2.625 V，F

OUT

= 187.5兆赫，

输出未结束

DDT

电源电流与输出电压V

= 3.465 V，F

OUT

= 187.5兆赫，

终止

输出端接

= 2.625V ，女

OUT

= 187.5兆赫，

输出端接

OD1

LVPECL输出高电压

LVPECL输出低电压

LVPECL峰 - 峰值输出

电压摆幅

= 3.3 V或2.5 V ，R

TERM

= 50

到V

–1.15

– 2.0 V

= 3.3 V或2.5 V ，R

TERM

= 50

到V

–2.0

– 2.0 V

= 3.3 V或2.5 V ，R

TERM

= 50

– 2.0 V

600

记

1.任何输入或I / O引脚上的电压不能超过上电时的电源引脚。电源排序不是必需的。

2.使用Apache哨兵TI软件模拟。该板是从JEDEC标准多层导出。它可以测量76× 114 ×1.6毫米，拥有4层

铜（ 2/1/1/2盎司）。内部层为100％的铜平面，而顶层和底层有50％金属化。没有通孔被包括在模型中。

文件编号： 001-15705修订版* G

第12页4

[+ ]反馈

CY2XP24

DC电气特性

（续）

参数

OD2

OCM

[3]

描述

LVPECL输出电压摆幅

- V

)

LVPECL输出共模

电压（V

+ V

)/2

输入高电压

输入低电压

输入高电流

输入低电平电流

输入电容， F_SEL

引脚电容， XIN XOUT &

测试条件

= 2.5 V ，R

TERM

= 50

– 1.5 V

= 2.5 V ，R

TERM

= 50

– 1.5 V

民

500

1.2

0.7× V

–0.3

典型值

–

4.5

最大

1000

–

+ 0.3

0.3× V

115

–

单位

F_SEL = V

–

–50

–

INX[3]

AC电气特性

[4]

参数

OUT

, T

F[5]

Jitter()[6]

DC[7]

LOCK

LFS

描述

输出频率

输出上升/下降时间

RMS相位抖动（随机）

占空比

启动时间

20 ％80 ％的如火如荼

156.25兆赫（ 1.875 - 20兆赫）， 3.3 V

156.25兆赫，（ 12千赫 - 20兆赫）， 3.3 V

测得的零交叉点

时间CLK达到有效频率

从时间测

= V

（分）

时间CLK达到有效频率

从F_SEL引脚电平变化

条件

民

156.25

–

典型值

–

0.5

0.33

0.6

–

最大

187.5

1.0

–

单位

兆赫

重锁定时间

–

推荐水晶规格

[7]

参数

模式

ESR

振荡模式

频率

等效串联电阻

旁路电容

描述

民

–

最大

单位

兆赫

基本

笔记

3.未经100％测试，保证设计和特性。

4.特点采用18 pF的并联谐振晶体。

5.参考

图7第7页。

6.请参见图4第4页。

7.请参阅

图7第7页。

文件编号： 001-15705修订版* G

第12页5

[+ ]反馈

CY2XP24

水晶LVPECL时钟发生器

特点

■

功能说明

该CY2XP24是一个PLL（锁相环）基于高

性能时钟发生器。它经过优化，可产生10千兆

以太网，光纤通道，和其他高性能时钟

频率。它产生的输出频率要么是6.25

倍或7.5倍的晶振频率。它采用赛普拉斯的低

噪声VCO技术，实现小于1 ps的典型均方根

相位抖动，同时满足10Gb以太网，光纤通道和

SATA抖动要求。该CY2XP24具有晶体振荡器

输入接口和一个LVPECL输出对。

一个LVPECL输出对

可选输出频率： 156.25 MHz或187.5兆赫

外部晶振频率： 25MHz的

低RMS相位抖动为156.25兆赫，采用25 MHz晶振

（ 1.875兆赫至20兆赫）： 0.33 PS （典型值）

无铅8引脚TSSOP封装

电源电压： 3.3V或2.5V

商用和工业温度范围

逻辑框图

XIN

外

水晶

XOUT

0 = /25

1 = /30

F_SEL

水晶

振荡器

相

探测器

VCO

CLK

CLK ＃

引脚配置

图1.引脚图 - 8引脚TSSOP

VDD

VSS

XOUT

XIN

表1.引脚定义 - 8引脚TSSOP

针

1, 8

3, 4

名字

VDD

VSS

XOUT ， XIN

F_SEL

动力

CMOS输入

TYPE

VDD

CLK

CLK ＃

F_SEL

描述

3.3V或2.5V电源。所有的电源电流流经针1

地

频率选择。当高电平时，输出频率是7.5倍

晶振频率。低电平时，输出频率的6.25倍

晶振频率

差分时钟输出

XTAL输出和输入并联谐振晶体界面

6,7

CLK ＃， CLK

LVPECL输出

赛普拉斯半导体公司

文件编号： 001-15705修订版* D

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2009年6月12日

[+ ]反馈

CY2XP24

频率表

输入

晶体频率（MHz ）

F_SEL

PLL倍频值

7.5

6.25

输出频率（ MHz）的

187.5

156.25

绝对最大条件

参数

IN[1]

ESD

HBM

UL–94

JA[2]

描述

电源电压

输入电压， DC

温度，贮藏

温度，结

ESD保护（人体模型）

可燃性等级

JEDEC STD 22 - A114 -B

在1/8 。

为1m / s气流

2.5米/ s气流

2000

V–0

100

° C / W

相对于V

非工作

条件

民

–0.5

–65

最大

4.4

+ 0.5

150

135

单位

°C

热阻，结到环境的0米/ s气流

工作条件

参数

3.3V电源电压

2.5V电源电压

环境温度，商业

环境温度，工业

上电时所有V

达到指定的最低电压（确保电源

坡道是单调）

描述

民

3.135

2.375

-40

0.05

最大

3.465

2.625

500

单位

°C

DC电气特性

参数

DD[3]

描述

电源电流与

输出端接

测试条件

= 3.465V ，女

OUT

= 187.5兆赫，

输出端接

= 2.625V ，女

OUT

= 187.5兆赫，

输出端接

OD1

OD2

LVPECL输出高电压

LVPECL输出低电压

LVPECL峰 - 峰值输出

电压摆幅

LVPECL输出电压摆幅

- V

)

= 3.3V或2.5V ，R

TERM

= 50Ω至

– 2.0V

= 3.3V或2.5V ，R

TERM

= 50Ω至

– 2.0V

= 3.3V或2.5V ，R

TERM

= 50Ω至

– 2.0V

= 2.5V ，R

TERM

= 50Ω到V

–

1.5V

民

–

–1.15

–2.0

600

500

典型值

–

最大

150

145

–0.75

–1.625

1000

单位

记

1.任何输入或I / O引脚上的电压不能超过上电时的电源引脚。电源排序不是必需的。

2.使用Apache哨兵TI软件模拟。该板是从JEDEC标准多层导出。它可以测量76× 114 ×1.6毫米，拥有4层

铜（ 2/1/1/2盎司）。内部层为100％的铜平面，而顶层和底层有50％金属化。没有通孔被包括在模型中。

3. I

包括约24毫安电流，在输出端接电阻外部消散。

文件编号： 001-15705修订版* D

第2页8

[+ ]反馈

CY2XP24

DC电气特性

（续）

参数

OCM

INX

描述

测试条件

民

1.2

0.7*V

–0.3

F_SEL = V

–

–50

典型值

–

4.5

最大

–

+ 0.3

0.3*V

115

–

单位

LVPECL输出共模V

= 2.5V ，R

TERM

= 50Ω到V

–

电压（V

+ V

)/2

1.5V

输入高电压

输入低电压

输入高电流

输入低电平电流

输入电容

引脚电容， XIN XOUT &

AC电气特性

参数

OUT

, T

DC[9]

LOCK

[5]

描述

输出频率

输出上升/下降时间

RMS相位抖动（随机）

占空比

启动时间

条件

20 ％80 ％的如火如荼

156.25兆赫（ 1.875-20兆赫）， 3.3V

测得的零交叉点

时间CLK达到有效频率

从时间测

= V

（分钟）或从F_SEL

改变

民

156.25

–

典型值

–

500

0.33

–

最大

187.5

–

单位

兆赫

Jitter(φ)[8]

推荐水晶规格

[6]

参数

模式

ESR

振荡模式

频率

等效串联电阻

旁路电容

描述

民

–

最大

单位

兆赫

基本

笔记

4.输出端接50Ω到V

- 2V 。请参阅

图2

第4页和

科幻gure 3

第4页。

5.参考

图7

第5页。

6.特点采用18 pF的并联谐振晶体。

7.未经100％测试，保证设计和特性。

8.请参阅

图4

第4页。

9.请参阅

图7

第5页。

文件编号： 001-15705修订版* D

第3页8

[+ ]反馈

CY2XP24

参数测量

图2. 3.3V输出负载AC测试电路

LVPECL

Z = 50Ω

范围

CLK

50Ω

Z = 50Ω

CLK ＃

50Ω

-1.3V +/- 0.165V

图3. 2.5V输出负载AC测试电路

LVPECL

Z = 50Ω

范围

CLK

50Ω

Z = 50Ω

CLK ＃

50Ω

-0.5V +/- 0.125V

图4.输出直流参数

CLK

CLK ＃

OCM

= (V

+ V

)/2

图5.输出上升时间和下降时间

CLK ＃

20%

80%

20%

CLK

图6. RMS相位抖动

相位噪声

噪声功率

相位噪声标记

偏移频率

RMS抖动=

区域下的假面相位噪声叠加

文件编号： 001-15705修订版* D

第4页8

[+ ]反馈

CY2XP24

图7.输出占空比

CLK

CLK ＃

期

应用信息

电源滤波技术

如在任何高速模拟电路，噪声在电源

销会降低性能。为了达到最佳的抖动perfor-

曼斯，用好电源隔离的做法。

图8

illus-

trates一个典型的过滤方案。因为所有的电流流过

通过引脚1 ，电阻和电感该引脚之间

和供给被最小化。一个0.01或0.1 μF陶瓷芯片

电容也靠近该引脚提供一个短

低阻抗AC接地路径。 A 1 10 μF的陶瓷或

钽电容器位于该装置的总体配

并且可以与其他设备共享。

图8.电源滤波

V DD

（引脚8 ）

3.3V

0.1μF

0.01 F

10 F

图9. LVPECL输出端接

3.3V

125Ω

Z0 = 50Ω

125Ω

CLK

Z0 = 50Ω

84Ω

CLK ＃

84Ω

晶振输入接口

该CY2XP24的特点是具有18 pF的并联谐振

晶体。中示出的电容值

图10

是阻止 -

使用25 MHz的18 pF的并联谐振晶体开采，并

以最小化ppm误差。注意，最优值

C1和C2取决于寄生的布线电容和有

因此布局有关。

图10.晶体输入接口

XIN

VDD

（引脚1）

终止LVPECL输出

该CY2XP24实现其LVPECL驱动器的电流

方向盘的设计。为了正常工作，它需要一个50欧姆的DC

终止于所述两个输出信号。对于3.3V

操作中，该数据表指定的输出电平终止

到V

-2.0V 。此终止电压，也可用于V

= 2.5V的操作，或者它可以被终止于V

-1.5V 。注意

但也可以用来终止与50欧姆到地面（Ⅴ

），但

高，低信号电平从数据表中的值不同。

终端电阻器都位于最接近目的地

装置。为了避免反射，跟踪特性阻抗（Z

)

应匹配端接阻抗。

图9

显示

标准的端接方案。

18 pF的并行

水晶

30 pF的

设备

XOUT

27 pF的

文件编号： 001-15705修订版* D

第5页8

[+ ]反馈