CY2V9950
2.5 / 3.3V 200 MHz的多输出零延迟缓冲器
特点
2.5V或3.3V操作
拆分银行的输出电源
输出频率范围： 6 MHz至200 MHz的
输出输出偏斜< 150 PS
周期间抖动< 100 PS
可选择上升沿或下降沿同步
可选择的锁相环（PLL）频率范围
8 LVTTL输出驱动50Ω端接线路
LVCMOS / LVTTL过压容限输入参考
2倍，4倍的乘法和（1/2 ）× （ 1/4 ）×分频比
扩频兼容
与IDT5V9950和IDT5T9950引脚兼容
工业温度范围： -40 ° C至+ 85°C
32引脚TQFP封装
功能说明
该CY2V9950是一个低电压，低功耗，八输出，
200 - MHz的时钟驱动器。它具有必要的功能
优化的高性能计算机的定时和
通信系统。
和：用户可以通过3F [1 0]设置输出银行
4F [ 0:1 ]引脚。的输出中的任何一个可以被连接到
反馈输入来实现不同的参考频率多
折叠术和分频比和零输入输出延迟。
该器件还具有分割输出行电源
它使用户能够在运行两个银行（ 1Qn和2Qn ）
电源电平从其他两个银行的不同
（ 3Qn和4Qn ） 。此外， PE引脚控制同步的
的输出信号，以上升或下降的nization
参考时钟的边沿。
框图
引脚配置
TEST
PE
FS VDDQ 1
VSS
TEST
VDD
REF
2F1
3F0
EF
3
3
PLL
FB
32 31 30 29 28 27 26 25
3F1
1Q 0
4F0
4F1
PE
VDDQ4
4Q1
4Q0
VSS
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
VDDQ3
3Q1
VSS
VDD
3Q0
2Q1
2Q0
FB
FS
2F0
24
23
22
1F1
1F0
SOE ＃
VDDQ1
1Q0
1Q1
VSS
VSS
21
20
19
18
17
1F1:0
1Q 1
CY2V9950
2Q 0
2F1:0
2Q 1
3F1:0
3
3
/K
3Q 0
3Q 1
VDDQ 3
4F1:0
3
3
/M
4Q 0
4Q 1
VDDQ 4所以使用E ＃
赛普拉斯半导体公司
文件编号： 38-07436修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年8月11日
CY2V9950
引脚德网络nitions
针
29
13
27
22
名字
REF
FB
TEST
SOE ＃
我， PD
I / O
[1]
TYPE
I
LVTTL / LVCMOS
I
LVTTL
3-Level
I
2-Level
描述
参考时钟输入。
反馈输入。
在中频和高频，禁用PLL （除说明的3个条件） 。
REF去所有输出。正常操作设置为低。
同步输出使能。
高电平时，停止时钟输出（除
2Q0和2Q1 ）处于低状态（ PE = H或M ） - 2Q0和2Q1可能
用作反馈信号，以保持相位锁定。当测试保持在
MID水平和国有企业＃高， nF的[ 1 ： 0 ]引脚作为输出禁用控制
个别银行当nF的[1：0 ] = LL 。设置SOE ＃ LOW正常
操作。
选择上升沿或下降沿控制和高或低输出
驱动强度。
当低/高输出与同步
基准时钟的负/正边沿。请参阅
表5 。
输出的选择频率。
请参阅
表1
和
2.
选择的VCO的工作频率范围。
请参阅
表4 。
四家银行的两个输出。
请参阅
表1
和
2
频率
设置。
电源为银行1和银行2输出缓冲器。
请参阅
表6
供应层面的制约
电源为3行输出缓冲器。
请参阅
表6
供应
等级限制
电源为4行输出缓冲器。
请参阅
表6
供应
等级限制
电源为内部电路。
请参阅
表6
供应水平
限制
地面上。
除法器的设置，输出频率，并可能config-
连接FB的urations到任何输出中总结
表3中。
表3.输出频率设置
CON组fi guration
到FB
1Qn ， 2Qn
3Qn
4Qn
1Q, 2Q
[6]
F
REF
X F
REF
米× F
REF
输出频率
3Q
（1 / K） X F
REF
F
REF
（M / K） X F
REF
4Q
（1 / M） X F
REF
（K / M） X F
REF
F
REF
4
PE
我， PU
I
I
O
PWR
PWR
PWR
PWR
PWR
LVTTL
24, 23, 26,
25, 1, 32, 3, 2
31
19, 20, 15,
16,10,11, 6,
7
21
12
5
14,30
8, 9, 17, 18,
28
nF的[1 ：0]的
FS
NQ [1 ：0]的
VDDQ1
[2]
VDDQ3
[2]
VDDQ4
[2]
VDD
[2]
VSS
3-Level
3-Level
LVTTL
动力
动力
动力
动力
动力
设备CON组fi guration
该CY2V9950的输出可以被配置为在运行
频率范围从6到200兆赫。银行3和4输出
分压器由3F [1： 0]和4F [ 1：0]中所示
表1
和
2
分别。
表1.输出分频器设置 - 3银行
3F[1:0]
LL
[4]
HH
其他
的K - 区块3输出分
2
4
1
表2.输出分频器设置 - 银行4
4F[1:0]
LL
[4]
HH
其他
米 - BANK4输出分
2
倒
[5]
1
3级FS控制引脚设置决定了名义
的分频- 1输出的工作频率范围
装置。该CY2V9950 PLL工作频率范围
对应于每一个FS的电平是由于在
表4 。
注意事项：
1. “ PD ”表示内部上拉下来， “ PU ”表示内部上拉电阻。 “3”表示一个三电平输入缓冲器。
2.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3.当TEST = MID和国有企业＃ =高， PLL仍然活跃nF的[ 1 ： 0 ] = LL用作输出禁用控制各个输出银行。在1F [0：1 ]
和2F [ 0 ： 1 ]引脚都应该连接到中级，或在正常操作期间悬空（片内电阻会偏向中级） 。
4. LL禁止输出，如果TEST = MID和国有企业＃ = HIGH 。
5.当4Q [ 0 ： 1 ]设置为反向运行（ HH模式） ， SOE ＃禁用这些输出高电平时， PE = HIGH ，国有企业＃禁用它们低时， PE =低。
6.这些输出的VCO时钟的不分割份数的副本。因此，在该列中的公式可用于计算的VCO的工作频率在给定的
参考频率（F
REF
）和分频器和反馈配置。用户必须选择一个配置和参考频率，将产生的VCO
频率是由FS引脚指定的范围内。请参阅
表4 。
文件编号： 38-07436修订版**
第2 9
CY2V9950
表4.频率范围选择
FS
L
M
H
PLL频率范围
24至50 MHz的
48至100兆赫
96至200兆赫
表6.电源约束
VDD
3.3V
2.5V
VDDQ1
[7]
3.3V或2.5V
2.5V
VDDQ3
[7]
3.3V或2.5V
2.5V
VDDQ4
[7]
3.3V或2.5V
2.5V
管理机构
下列机构提供规范适用于
CY2V9950 。该机构名称及有关的规范
下面列出。
机构名称
JEDEC
IEEE
UL-194_V0
米尔
规范
JESD 51 （西塔JA ）
JESD 65 （偏移，抖动）
1596.3 （ Jiter规格）
94 （水分分级）
883E方法1012.1 （的Therma的Theta JC ）
PE引脚决定输出是否同步到
上升边缘或参考信号的下降沿，如
在表示
表5 。
表5. PE设置
PE
L
H
同步
负
积极
该CY2V9950功能分离电源总线为银行1
和图2，行3和行4，其使得用户能够获得
从一台设备3.3V和2.5V的输出信号。核心
电源（VDD ），必须设置一个级别，它等于或
比在输出电源中的任何一个更高。
绝对最大条件
参数
V
DD
V
DD
V
IN（分钟）
V
IN （MAX）
T
S
T
A
T
J
ESD
HBM
JC
JA
UL-94
MSL
F
IT
参数
V
DD
V
IL
V
IH
V
IHH[8]
V
IMM[8]
V
ILL[8]
I
IL
描述
工作电压
工作电压
输入电压
输入电压
温度，贮藏
温度，工作环境
温度，结
ESD保护（人体模型）
耗散，结到外壳
耗散，结到环境
可燃性等级
湿度敏感度等级
故障时间
生产测试
条件
官能@ 2.5V ±5％
功能@ 3.3V ± 10 ％
相对于V
SS
相对于V
DD
非功能性
实用
实用
MIL -STD -883方法3015
MIL -SPEC 883E方法1012.1
JEDEC （ JESD 51 ）
@在1月8日。
分钟。
2.25
2.97
V
SS
– 0.3
–
–65
–40
–
2000
42
105
V–0
1
10
PPM
马克斯。
2.75
3.63
–
V
DD
+ 0.3
+150
+85
155
–
单位
V
V
V
V
°C
°C
°C
V
° C / W
° C / W
DC电气规格@ 2.5V
描述
2.5工作电压
输入低电压
输入高电压
输入高电压
输入端电压
输入低电压
输入漏电流
3电平输入
（试验，FS nF的[1 ：0]）
（这些引脚通常连接到
VDD ， GND或悬空）
V
IN
= V
DD
/G
ND
,V
DD
=最大
（ REF ，PE和FB输入）
2.5V ± 5%
REF ， FB ，PE和国有企业＃输入
条件
分钟。
2.375
–
1.7
V
DD
– –0.4
V
DD
/2–0.2
–
–5
马克斯。
2.625
0.7
–
–
V
DD
/2 +
0.2
0.4
5
单位
V
V
V
V
V
V
A
注意事项：
7. VDDQ1 / 3/4不能设置在一个电平比VDD高。它们可以彼此被设置在不同的水平，如VDD = 3.3V， VDDQ1 = 3.3V， VDDQ3
= 2.5V和VDDQ4 = 2.5V 。
8.这些输入通常连接到VDD ， GND或悬空。内部终端电阻偏置未连接的输入到VDD / 2 。
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第3 9
CY2V9950
DC电气规格@ 2.5V
（续）
I
3
3电平输入直流电流
高，V
IN
= V
DD
MID ，V
IN
= V
DD
/2
低，V
IN
= V
SS
I
PU
I
PD
V
OL
V
OH
I
DDQ
I
DD
C
IN
输入上拉电流
输入下拉电流
输出低电压
输出高电压
静态电源电流
V
IN
= V
SS
, V
DD
=最大
V
IN
= V
DD
, V
DD
=最大值（ SOE ＃ ）
I
OL
= 12 MA（ NQ [ 0 ： 1 ] ）
I
OH
= -12毫安（ NQ [ 0 ： 1 ] ）
VDD =最大， TEST = MID ， REF =
低，国有企业＃ =低，输出不
装
@ 100 MHz的
3-Level
输入
（ TEST ， FS ，
nF的[1： 0]）的
–
–50
–200
–25
–
–
2.0
–
150
4
200
50
–
–
100
0.4
–
2
A
A
A
A
A
V
V
mA
mA
pF
动态电源电流
输入引脚电容
DC电气规格@ 3.3V
参数
V
DD
V
IL
V
IH
V
IHH[8]
V
IMM[8]
V
ILL[8]
I
IL
I
3
描述
3.3工作电压
输入低电压
输入高电压
输入高电压
输入端电压
输入低电压
输入漏电流
3电平输入直流电流
3电平输入
（试验，FS nF的[1 ：0]）
（这些引脚通常连接到
VDD ， GND或unconected ）
V
IN
= V
DD
/G
ND
,V
DD
=最大
（ REF ，PE和FB输入）
高，V
IN
= V
DD
MID ，V
IN
= V
DD
/2
低，V
IN
= V
SS
I
PU
I
PD
V
OL
V
OH
I
DDQ
I
DD
C
IN
输入上拉电流
输入下拉电流
输出低电压
输出高电压
静态电源电流
V
IN
= V
SS
, V
DD
=最大
V
IN
= V
DD
, V
DD
=最大值（ SOE ＃ ）
I
OL
= 12毫安， （ NQ [ 0 ： 1 ] ）
I
OH
= -12毫安， （ NQ [0： 1]）
VDD =最大， TEST = MID ， REF =
低，国有企业＃ =低，输出不
装
@ 100 MHz的
3-Level
输入
（ TEST ， FS ，
nF的[1： 0]）的
3.3V ± 10%
REF ， FB ，PE和国有企业＃输入
条件
分钟。
2.97
–
2.0
V
DD
– –0.6
V
DD
/2 –
0.3
–
–5
–
–50
–200
–100
–
–
2.4
–
230
4
马克斯。
3.63
0.8
–
–
V
DD
/2 +
0.3
0.6
5
200
50
–
–
100
0.4
–
2
单位
V
V
V
V
V
V
A
A
A
A
A
A
V
V
mA
mA
pF
动态电源电流
输入引脚电容
AC输入规格
参数
T
R
,T
F
T
PWC
T
DCIN
F
REF
描述
输入的上升/下降时间
输入时钟脉冲
输入占空比
参考输入频率
FS = LOW
FS = MID
FS = HIGH
0.8V – 2.0V
高或低
条件
分钟。
–
2
10
6
12
24
马克斯。
10
–
90
50
100
200
兆赫
单位
NS / V
ns
%
文件编号： 38-07436修订版**
第4页第9
CY2V9950
开关特性
参数
F
OR
VCO
LR
VCO
LBW
t
SKEWPR
t
SKEW0
t
SKEW1
t
SKEW2
t
SKEW3
t
SKEW4
t
SKEW5
t
部分
t
PD0
t
ODCV
t
威尔斯亲王医院
t
PWL
t
R
/t
F
t
LOCK
t
CCJ
第二部分，第一部分斜
裁判FB传输延迟
[10]
输出占空比
输出高电平时间偏差
从50％的
输出低电平时间偏差
从50％的
输出上升/下降时间
PLL锁定时间
[11,12]
周期间抖动
1分频输出频率， FS = 1， FB =鸿沟
由1 ，2，4
1分频输出频率， FS = M / H ， FB =鸿沟
由1 ，2，4
测量VDD / 2
测量2.0V的VDD = 3.3V和1.7V时为
VDD = 2.5V 。
测量0.8V的VDD = 3.3V和0.7V时为
VDD = 2.5V 。
测量0.8V - 2.0V的VDD = 3.3V和0.7V -
对于1.7V VDD = 2.5V
描述
输出频率范围
VCO锁定范围
VCO环路带宽
符合条件的，对偏移
[9]
输出输出扭曲
[9]
与最早和最新的输出偏移
同一家银行内转换
与最早和最新的输出偏移
所有输出之间的转换
与最早和最新的输出偏移
在所有同级别的输出转换
标称输出上升沿到间偏差
反向输出下降沿
在运行的非反相输出之间的偏移
不同频率
标称间偏差为反转输出运行
在不同的频率
在不同的额定功率输出之间的偏移
供应水平
任何两个装置的下输出端之间的偏移
相同的环境和条件（ VDDQ ， VDD ，温度，
空气流，频率等）
条件
分钟。
6
200
0.25
–
–
–
–
–
–
–
–
–250
45
–
–
0.15
–
–
–
马克斯。
200
400
3.5
150
200
200
500
500
500
650
750
+250
55
1.5
2.0
1.5
0.5
100
150
单位
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
ps
ps
ps
ps
%
ns
ns
ns
ms
ps
ps
注意事项：
9.测试负载= 20 pF的，终止VCC / 2 。所有输出同样加载。
10. t
PD
被测量为1.5V VDD = 3.3V和1.25V时为VDD = 2.5V与0.8V - 2.0V之间的0.5ns的REF上升/下降时间。
11. t
LOCK
是需要前输出同步至REF的时间。本规范适用于有稳定的电力供应这是在正常运行范围。
12.锁定检测电路可能是不可靠的输入频率低于4MHz的，或含有显著的抖动输入信号。
文件编号： 38-07436修订版**
第5 9
QQ：2881677436 复制
