CY2SSTV857-32
差分时钟缓冲器/驱动器
DDR400/PC3200-Compliant
特点
工作频率： 60 MHz至230 MHz的
支持400 MHz的DDR SDRAM
从一个差分输入10差分输出
扩频兼容
低抖动（周期到周期） ： < 75
极低的偏移： < PS 100
电源管理控制输入
高阻抗输出时输入时钟< 20兆赫
2.6V操作
与CDC857-2和-3引脚兼容
48引脚TSSOP和40 QFN封装
-40 °C工业温度85°C
符合JEDEC DDR规格
描述
该CY2SSTV857-32是一款高性能，低偏移，
低抖动零延迟缓冲器设计为分配差
时钟在高速应用。该CY2SSTV857-32
产生10差分对时钟输出从一个differ-
无穷区间对时钟输入。此外， CY2SSTV857-32
具有差分反馈时钟outpts和投入。这
允许CY2SSTV857-32被用作零延迟缓冲器。
当在嵌套的时钟树用作零延迟缓冲器，所述
CY2SSTV857-32锁定到输入参考，并转化
接近零延迟低偏移输出。
框图
3
2
引脚配置
Y0
Y0#
Y1
Y1#
Y2
Y2#
Y3
Y3#
Y4
Y4#
Y5
Y5#
Y6
Y6#
Y7
Y7#
Y8
Y8#
Y9
Y9#
FBOUT
FBOUT ＃
VS S
Y0 #
Y0
VD Q
Y1
Y1 #
VS S
VS S
Y2 #
Y2
VD Q
VD Q
CLK
LK ＃
VD Q
AVD
的AV s
VS S
Y3 #
Y3
VD Q
Y4
32
33
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VS S
Y5 #
Y5
VD Q
Y6
Y6 #
VS S
VS S
Y7 #
Y7
VD Q
PD ＃
在FB
在FB ＃
VD Q
FB ü T＃
FB O u那样牛逼
VS S
Y8 #
Y8
VD Q
Y9
Y9 #
VS S
PD
37
AVDD
16
试验
断电
逻辑
5
6
10
9
20
19
22
23
46
47
44
43
CY2SSTV857-32
CLK
CLK ＃
FBIN
FBIN ＃
13
14
36
35
39
40
PLL
29
30
27
26
Y4 #
VS S
48 TSSOP封装
赛普拉斯半导体公司
文件编号： 38-07557牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年1月12日
CY2SSTV857-32
40 QFN封装
VDDQ
VDDQ
Y1#
Y0#
Y5#
Y1
Y0
Y5
Y6
Y6#
VSS
Y2#
Y2
VDDQ
CLK
CLK ＃
VDDQ
AVDD
AVSS
VSS
1
2
3
4
5
6
7
8
9
40 39 38 37 36 35 34 33 32 31
30
29
28
Y7#
Y7
VDDQ
PD ＃
FBIN
FBIN ＃
VDDQ
VDDQ
FBOUT ＃
FBOUT
40 QFN
CY2SSTV857-32
27
26
25
24
23
22
10 11 12 13 14 15 16 17 18 19 20 21
Y3#
Y4#
Y9#
Y4
Y9
Y8
y3
VDDQ
引脚说明
针＃
48 TSSOP
13, 14
35
36
3, 5, 10, 20, 22
2, 6, 9, 19, 23
5,6
25
26
37,39,3,12,14
36,40,2,11,15
针＃
40 QFN
引脚名称
CLK ， CLK ＃
FBIN ＃
FBIN
Y(0:4)
Y#(0:4)
Y(9:5)
Y#(9:5)
FBOUT
I / O
[1]
I
I
I
O
O
O
O
O
引脚说明
差分时钟输入。
电动
特征
低压差分输入
反馈时钟输入。
连接到FBOUT ＃为差分输入
访问PLL 。
反馈时钟输入。
连接到FBOUT的
访问PLL 。
时钟输出。
时钟输出。
时钟输出。
时钟输出。
反馈时钟输出。
连接到FBIN为差分输出
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
反馈时钟输出。
连接到FBIN ＃为
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
掉电输入。
当PD ＃被置高，所有的
Q和Q ＃输出使能和开关的
相同频率的CLK 。当设置为低，所有的Q
和Q ＃输出被禁止的Hi- Z和PLL
断电。
2.6V电源的输出时钟缓冲器。
2.6V标称
2.6V电源的PLL 。
当VDDA为2.6V标称
GND时， PLL被旁路和CLK缓冲
直接向设备输出。期间禁用
（ PD ＃ = 0 ）时， PLL掉电。
共同点。
模拟地。
0.0V地面
0.0V模拟
地
差分输出
差分输出
27, 29, 39, 44, 46 17,19,29,32,34
26, 30, 40, 43, 47 16,20,30,31,35
32
21
33
22
FBOUT ＃
O
37
27
PD ＃
I
4, 11,12,15, 21,
28, 34, 38, 45
16
4,7,13,18,23,24,
28,33,38
8
VDDQ
AVDD
1, 7, 8, 18, 24, 25, 1,10
31, 41, 42, 48
17
9
VSS
AVSS
注意：
1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，其
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07557牧师* E
VDDQ
Y8#
第2 9
CY2SSTV857-32
零延迟缓冲器
当用作零延迟缓冲器的CY2SSTV857-32会
很可能是在嵌套时钟树的应用程序。对于这些应用
中，请在CY2SSTV857-32提供差分时钟输入对
作为PLL的参考。该CY2SSTV857-32那么可以锁定
引用并翻译接近零延迟低偏移
输出。对于正常操作，外部反馈输入，
FBIN ，被连接到所述反馈输出， FBOUT 。通过
反馈输出连接到反馈输入的
通过该装置的传播延迟被消除。该PLL
工作，以便与输入的基准边的输出边缘
由此产生一个接近零的延迟。参考频率
将影响静态相位PLL的偏移量，从而相对
输入和输出之间的延迟。
表1.功能表
输入
AVDD
GND
GND
X
X
2.6V
2.6V
2.6V
PD ＃
H
H
L
L
H
H
H
CLK
L
H
L
H
L
H
< 20兆赫
CLK ＃
H
L
H
L
H
L
< 20兆赫
Y
L
H
Z
Z
L
H
高阻
Y#
H
L
Z
Z
H
L
高阻
输出
FBOUT
L
H
Z
Z
L
H
高阻
FBOUT ＃
H
L
Z
Z
H
L
高阻
PLL
旁路/关
旁路/关
关闭
关闭
On
On
关闭
当VDDA绑低， PLL被关闭，
绕过用于测试目的。
电源管理
输出使CY2SSTV857-32的/禁用控制允许
用户实施的功率管理方案进
设计。输出三态/禁用当PD ＃是
置为低电平（见
表1）。
CLKIN
FBIN
t
（相位误差）
FBOUT
Yx
t
SK （ O）
Yx
Yx
t
SK （ O）
图1.相位误差和偏移波形
文件编号： 38-07557牧师* E
第3 9
CY2SSTV857-32
CLKIN
YX或FBIN
t
pd
图2.传播延迟时间t
PLH
, t
PHL
Yx
t
C（ N）
t
C(n+1)
图3.周期到周期抖动
= 2.5"
DDR _SDRAM
代表一个电容性负载
CLK
120
欧姆
CLK ＃
PLL
= 0.6" （斯普利特终结者）
DDR -
SDRAM
VTR
FBIN
120
欧姆
FBIN ＃
FBOUT
FBOUT ＃
0.3"
VCP
DDR -
SDRAM
120
欧姆
输出负载电容为2 DDR -SDRAM负载： 5 pF< CL< 8 pF的
图4.时钟结构＃ 1
文件编号： 38-07557牧师* E
第4页第9
CY2SSTV857-32
= 2.5"
DDR -SDRAM
代表一个电容性负载
CLK
120欧
CLK ＃
VTR
FBIN
120欧
FBIN ＃
FBOUT
DDR -SDRAM
= 0.6" （斯普利特终结者）
DDR -SDRAM
PLL
DDR -SDRAM
DDR -SDRAM
堆
VCP
DDR -SDRAM
120欧
DDR -SDRAM
堆
FBOUT ＃
0.3"
输出负载capacitancce 4 DDR -SDRAM负载： 10 pF的< < CL 16 pF的
图5.时钟结构＃ 1
VDDQ
VDDQ
V D D Q / 2
14 pF的
OUT
60° HM
VTR
R
T
= 120° HM
OUT ＃
60° HM
14 pF的
V D D Q / 2
VCP
权证IV E
图6.差分信号直接使用终端电阻
文件编号： 38-07557牧师* E
第5 9
CY2SSTV857-32
差分时钟缓冲器/驱动器DDR400 / PC3200兼容
特点
工作频率： 60 MHz至230 MHz的
支持400 MHz的DDR SDRAM
从一个差分输入10差分输出
扩频兼容
低抖动（周期到周期） ： < 75
极低的偏移： < PS 100
电源管理控制输入
高阻抗输出时输入时钟< 20兆赫
2.6V操作
与CDC857-2和-3引脚兼容
48引脚TSSOP和40 QFN封装
-40 °C工业温度85°C
符合JEDEC DDR规格
描述
该CY2SSTV857-32是一款高性能，低偏移，
低抖动零延迟缓冲器设计为分配差
时钟在高速应用。该CY2SSTV857-32
产生10差分对时钟输出从一个differ-
无穷区间对时钟输入。此外， CY2SSTV857-32
具有差分反馈时钟outpts和投入。这
允许CY2SSTV857-32被用作零延迟缓冲器。
当在嵌套的时钟树用作零延迟缓冲器，所述
CY2SSTV857-32锁定到输入参考，并转化
接近零延迟低偏移输出。
框图
3
2
引脚配置
VS S
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VS S
Y5 #
Y5
VD Q
Y6
Y6 #
VS S
VS S
Y7 #
Y7
VD Q
PD ＃
在FB
在FB ＃
VD Q
FB ü T＃
FB O u那样牛逼
VS S
Y8 #
Y8
VD Q
Y9
Y9 #
VS S
PD
37
AVDD
16
试验
断电
逻辑
5
6
10
9
20
19
22
23
46
47
44
43
Y0
Y0#
Y1
Y1#
Y2
Y2#
Y3
Y3#
Y4
Y4#
Y5
Y5#
Y6
Y6#
Y7
Y7#
Y8
Y8#
Y9
Y9#
FBOUT
FBOUT ＃
Y0 #
Y0
VD Q
Y1
Y1 #
VS S
VS S
Y2 #
Y2
VD Q
VD Q
CLK
LK ＃
VD Q
AVD
的AV s
VS S
Y3 #
Y3
VD Q
Y4
Y4 #
VS S
CY2SSTV857-32
CLK
CLK ＃
FBIN
FBIN ＃
13
14
36
35
39
40
PLL
29
30
27
26
32
33
1.0版， 2006年11月21日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第1页8
www.SpectraLinear.com
CY2SSTV857-32
40 QFN封装
VDDQ
VDDQ
Y1#
Y0#
Y5#
Y1
Y0
Y5
Y6
Y6#
VSS
Y2#
Y2
VDDQ
CLK
CLK ＃
VDDQ
AVDD
AVSS
VSS
1
2
3
4
5
6
7
8
9
40 39 38 37 36 35 34 33 32 31
30
29
28
Y7#
Y7
VDDQ
PD ＃
FBIN
FBIN ＃
VDDQ
VDDQ
FBOUT ＃
FBOUT
40 QFN
CY2SSTV857-32
27
26
25
24
23
22
10 11 12 13 14 15 16 17 18 19 20 21
Y3#
Y4#
Y9#
Y4
Y9
Y8
y3
VDDQ
引脚说明
针＃
48 TSSOP
13, 14
35
36
3, 5, 10, 20, 22
2, 6, 9, 19, 23
5,6
25
26
37,39,3,12,14
36,40,2,11,15
针＃
40 QFN
引脚名称
CLK ， CLK ＃
FBIN ＃
FBIN
Y(0:4)
Y#(0:4)
Y(9:5)
Y#(9:5)
FBOUT
I / O
[1]
I
I
I
O
O
O
O
O
引脚说明
差分时钟输入。
电动
特征
低压差分输入
反馈时钟输入。
连接到FBOUT ＃为差分输入
访问PLL 。
反馈时钟输入。
连接到FBOUT的
访问PLL 。
时钟输出。
时钟输出。
时钟输出。
时钟输出。
反馈时钟输出。
连接到FBIN为差分输出
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
反馈时钟输出。
连接到FBIN ＃为
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
掉电输入。
当PD ＃被置高，所有的
Q和Q ＃输出使能和开关的
相同频率的CLK 。当设置为低，所有的Q
和Q ＃输出被禁止的Hi- Z和PLL
断电。
2.6V电源的输出时钟缓冲器。
2.6V标称
2.6V电源的PLL 。
当VDDA为2.6V标称
GND时， PLL被旁路和CLK缓冲
直接向设备输出。期间禁用
（ PD ＃ = 0 ）时， PLL掉电。
共同点。
模拟地。
0.0V地面
0.0V模拟
地
差分输出
差分输出
27, 29, 39, 44, 46 17,19,29,32,34
26, 30, 40, 43, 47 16,20,30,31,35
32
21
33
22
FBOUT ＃
O
37
27
PD ＃
I
4, 11,12,15, 21,
28, 34, 38, 45
16
4,7,13,18,23,24,
28,33,38
8
VDDQ
AVDD
1, 7, 8, 18, 24, 25, 1,10
31, 41, 42, 48
17
9
VSS
AVSS
注意：
1.旁路电容（ 0.1 F）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，其
高频滤波特性将通过迹线的引线电感被取消。
1.0版， 2006年11月21日
VDDQ
Y8#
第2页8
CY2SSTV857-32
零延迟缓冲器
当用作零延迟缓冲器的CY2SSTV857-32会
很可能是在嵌套时钟树的应用程序。对于这些应用
中，请在CY2SSTV857-32提供差分时钟输入对
作为PLL的参考。该CY2SSTV857-32那么可以锁定
引用并翻译接近零延迟低偏移
输出。对于正常操作，外部反馈输入，
FBIN ，被连接到所述反馈输出， FBOUT 。通过
反馈输出连接到反馈输入的
通过该装置的传播延迟被消除。该PLL
工作，以便与输入的基准边的输出边缘
由此产生一个接近零的延迟。参考频率
将影响静态相位PLL的偏移量，从而相对
输入和输出之间的延迟。
表1.功能表
输入
AVDD
GND
GND
X
X
2.6V
2.6V
2.6V
PD ＃
H
H
L
L
H
H
H
CLK
L
H
L
H
L
H
< 20兆赫
CLK ＃
H
L
H
L
H
L
< 20兆赫
Y
L
H
Z
Z
L
H
高阻
Y#
H
L
Z
Z
H
L
高阻
输出
FBOUT
L
H
Z
Z
L
H
高阻
FBOUT ＃
H
L
Z
Z
H
L
高阻
PLL
旁路/关
旁路/关
关闭
关闭
On
On
关闭
当VDDA绑低， PLL被关闭，
绕过用于测试目的。
电源管理
输出使CY2SSTV857-32的/禁用控制允许
用户实施的功率管理方案进
设计。输出三态/禁用当PD ＃是
置为低电平（见
表1）。
CLKIN
FBIN
t
（相位误差）
FBOUT
Yx
t
SK （ O）
Yx
Yx
t
SK （ O）
图1.相位误差和偏移波形
1.0版， 2006年11月21日
第3页8
CY2SSTV857-32
CLKIN
YX或FBIN
t
pd
图2.传播延迟时间t
PLH
, t
PHL
Yx
t
C（ N）
t
C(n+1)
图3.周期到周期抖动
= 2.5"
DDR _SDRAM
代表一个电容性负载
CLK
120
欧姆
CLK ＃
PLL
= 0.6" （斯普利特终结者）
DDR -
SDRAM
VTR
FBIN
120
欧姆
FBIN ＃
FBOUT
FBOUT ＃
0.3"
VCP
DDR -
SDRAM
120
欧姆
输出负载电容为2 DDR -SDRAM负载： 5 pF< CL< 8 pF的
图4.时钟结构＃ 1
1.0版， 2006年11月21日
第4页8
CY2SSTV857-32
= 2.5"
DDR -SDRAM
代表一个电容性负载
CLK
120欧
CLK ＃
VTR
120欧
FBIN
120欧
DDR -SDRAM
= 0.6" （斯普利特终结者）
DDR -SDRAM
PLL
DDR -SDRAM
DDR -SDRAM
堆
VCP
FBIN ＃
FBOUT
DDR -SDRAM
DDR -SDRAM
堆
FBOUT ＃
0.3"
输出负载capacitancce 4 DDR -SDRAM负载： 10 pF的< < CL 16 pF的
图5.时钟结构＃ 1
VDDQ
VDDQ
V D D Q / 2
14 pF的
OUT
60° HM
VTR
R
T
= 120° HM
OUT ＃
60° HM
VCP
14 pF的
V D D Q / 2
权证IV E
图6.差分信号直接使用终端电阻
1.0版， 2006年11月21日
第5页8
QQ：2881677436 复制
