【TV8575CY2SSTV8575差分时钟缓冲器/驱动器特点工作频率： 60 MHz至170 MHz】,IC型号CY2SSTV8575AC,CY2SSTV8575AC PDF资料,CY2SSTV8575AC经销商,ic,电子元器件-51电子网

TV8575

CY2SSTV8575

差分时钟缓冲器/驱动器

特点

工作频率： 60 MHz至170 MHz的

支持266 MHz的DDR SDRAM

1差分输入5差分输出

扩频兼容

低抖动（周期到周期）： < 75

极低的偏移： < PS 100

电源管理控制输入

高阻抗输出，当输入时钟< 20兆赫

2.5V操作

32引脚TQFP JEDEC MS -026

描述

该CY2SSTV8575是一款高性能，低偏移，低抖动

零延迟缓冲器设计，分发差分时钟在

高速应用。该CY2SSTV8575产生5

从一个差分对时钟差分对时钟输出

输入。此外， CY2SSTV8575具有差分

反馈时钟输出和输入。这允许

CY2SSTV8575用作零延迟缓冲器。

当在嵌套的时钟树用作零延迟缓冲器，所述

CY2SSTV8575锁定到输入参考，并转化

接近零延迟低偏移输出。

框图

引脚配置

FBOUT ＃

FBOUT

FBIN ＃

VSS

VDDQ

FBIN

AVDD

32 31 30 29 28 27 26 25

Y3#

Y4#

FBOUT

FBOUT ＃

VSS

VDDQ

Y3#

VDDQ

Y4#

9 10 11 12 13 14 15 16

AVDD

试验

断电

逻辑

Y0#

Y1#

Y2#

24 23 22 21 20 19 18 17

Y2#

VSS

VDDQ

Y1#

VSS

AVSS

CY2SSTV8575

TQFP-32

JEDEC MS -026

CLK

CLK ＃

FBIN

联邦调查局

PLL

VSS

1 2 3 4 5 6 7 8

VDDQ

CK ＃

Y0#

VDDQ

赛普拉斯半导体公司

文件编号： 38-07458牧师**

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的二○○二年十月三十零日

VSS

CY2SSTV8575

引脚说明

针

5,6

2,12,15,27,30

1,11,16,28,31

名字

CLK ， CLK ＃

FBIN ＃

FBIN

Y(0:4)

Y(0:4)#

FBOUT

I / O

差分输出

TYPE

低压差分输入

差分输入

描述

差分时钟输入

反馈时钟输入。

连接到FBOUT ＃用于访问

PLL 。

反馈时钟输入。

连接到FBOUT用于访问

PLL 。

时钟输出+

时钟 - 输出

反馈时钟输出。

连接到FBIN正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

反馈时钟输出。

连接到FBIN ＃正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

输出使能输入。

当OE被设置为高，所有的Q和Q ＃

输出被使能，并切换以相同的频率为时钟。

当设置为低，所有的Q和Q ＃输出被禁止（高阻）和

该PLL掉电。

标称值为2.5V

2.5V电源的输出时钟缓冲器

2.5V电源的PLL 。

当AVDD为GND ， PLL是

旁路和CLK直接缓冲到该设备输出。

在禁用（ OE = 0 ）时， PLL掉电。

共同点

模拟地

FBOUT ＃

3,4,7,13,20,26,

VDDQ

AVDD

10,14,17,24,25,

VSS

AVSS

0.0V地面

0.0V模拟地

表1.功能表

输入

AVDD

GND

2.5V

CLK

< 20兆赫

CLK ＃

< 20兆赫

高阻

输出

FBOUT

高阻

FBOUT ＃

高阻

旁路/关

关闭

PLL

文件编号： 38-07458牧师**

第2页8

CY2SSTV8575

电源管理功能

输出启用/禁用控制CY2SSTV8575允许

用户可以实现电源管理方案到单片机

签收。输出三态/禁用当OE是断言

低，见

表1中。

输出启用和禁用完成

以这样的方式来消除局部“侏儒”的可能性

时钟。

PLL的参考。该CY2SSTV8575可以锁定到为参考

ENCE和翻译接近零延迟低偏移输出。

对于正常操作，外部反馈输入， FBIN ，是

连接到所述反馈输出， FBOUT 。通过连接

反馈输出到反馈输入的传播延迟

通过该装置被消除。 PLL的工作对齐

齿与输入参考边缘，从而产生一个输出的边缘

接近零延迟。基准频率影响静态

PLL的相位偏移，从而之间的相对延迟

的输入和输出。

当AVDD绑低时，PLL被关闭并逐

通过用于测试目的。

零延迟缓冲器

当用作零延迟缓冲CY2SSTV8575将可能

在嵌套的时钟树的应用程序。对于这些应用

在CY2SSTV8575提供差分时钟输入对的

= 2.5"

DDR _SDRAM

代表电容

负载

CLK

120欧

CLK ＃

YX ＃

FBIN

120欧

FBIN ＃

FBOUT

FBOUT ＃

PLL

= 0.6" （斯普利特终结者）

DDR -

SDRAM

VTR

120欧

VCP

DDR -

SDRAM

0.3"

图1.时钟结构1

[1]

注意：

1.输出负载电容为2 DDR -SDRAM负载： 5 pF的< CL < 8 pF的。

文件编号： 38-07458牧师**

第3页8

CY2SSTV8575

= 2.5"

DDR- SDRAM代表

电容性负载

CLK

120欧

CLK ＃

YX ＃

FBIN

120欧

PLL

= 0.6" （斯普利特终结者）

DDR -SDRAM

堆

DDR -SDRAM

VTR

120欧

VCP

DDR -SDRAM

FBIN ＃

FBOUT

FBOUT ＃

0.3"

DDR -SDRAM

堆

图2.时钟结构2

[2]

VDD

V DD / 2

14 pF的

OUT

60° HM

= 120° HM

OUT ＃

60° HM

VCP

14 pF的

V DD / 2

eceiver

图3.差分信号直接使用终端电阻

管理机构

下列机构提供规范适用于CY2SSTV8575 。该机构名称及有关的规范

下面列出的;

机构名称

JEDEC

注意：

2.输出负载电容为4 DDR -SDRAM负载： 10 pF的< < CL 16 pF的。

规范

MS - 026 -C

文件编号： 38-07458牧师**

第4页8

CY2SSTV8575

绝对最大额定值

该器件包含电路，以保护输入对

损坏，由于高静电压或电场;不过，

应采取预防措施，以避免应用程序的任何电压的

年龄大于最大额定电压至该电路更高。为

参数

OUT

ESD

FIT

描述

电源电压

工作电压

输入电压

输出电压

温度，贮藏

温度，工作环境

耗散，结到外壳

耗散，结到环境

ESD保护（人体模型）

故障时间

生产测试

正确的操作，V

和V

OUT

应限制到

范围：

＆ LT ; （V

或V

OUT

）＆ LT ; V

DDQ

电压）

未使用的输入必须始终连接到一个适当的逻辑电压

年龄层次（或V

或V

DDQ

)

条件

非功能性

实用

相对于Vss

非功能性

实用

分钟。

–0.3

2.38

–0.3

–65

–

马克斯。

3.5

2.63

150

+85

单位

VDC

°C

° C / W

伏

PPM

DC参数

（ AV

= V

DDO

= 2.5 ± 5 ％，温度为0 ° C至+ 85°C ）

参数

DDQ

PDS

描述

输入电压，低

[3]

输入电压，高

[3]

输出电压，低

输出电压，高

输出低电流

输出高电流

动态电源电流

[4]

掉电电流

输入引脚电容

DDQ

= 2.375V ，我

= 12毫安

DDQ

= 2.375V ，我

= -12毫安

DDQ

= 2.375V, V

OUT

= 1.2V

DDQ

= 2.375V, V

OUT

= 1V

所有V

DDQ

， FO = 170 MHz的

OE = 0或CLK / CLK ＃

＆ LT ;

20兆赫

条件

分钟。

–

1.75

–

1.7

–

典型值。

–

–32

235

–

马克斯。

0.75

–

0.6

–

300

100

单位

毫安。

注意事项：

3.未使用的输入必须保持高电平或低电平，以防止它们飘浮。

4.所有输出切换装有16pF的在60Ω环境。看

网络连接gure 3 。

文件编号： 38-07458牧师**

第5页8

CY2SSTV8575

差分时钟缓冲器/驱动器

特点

工作频率： 60 MHz至170 MHz的

支持266 MHz的DDR SDRAM

5 1差分输入差分输出

扩频兼容

低抖动（周期到周期）： < 75

极低的偏移： < PS 100

电源管理控制输入

高阻抗输出时输入时钟< 20兆赫

2.5V操作

32引脚TQFP JEDEC MS -026

描述

该CY2SSTV8575是一款高性能，低偏移，低抖动

零延迟缓冲器设计，分发差分时钟在

高速应用。该CY2SSTV8575产生5

从一个差分对时钟差分对时钟输出

输入。此外， CY2SSTV8575具有差分

反馈时钟输出和输入。这允许

CY2SSTV8575用作零延迟缓冲器。

当在嵌套的时钟树用作零延迟缓冲器，所述

CY2SSTV8575锁定到输入参考，并转化

接近零延迟低偏移输出。

框图

引脚配置

FBOUT ＃

FBOUT

FBIN ＃

VSS

VDDQ

FBIN

AVDD

32 31 30 29 28 27 26 25

VSS

VDDQ

Y3#

VDDQ

Y4#

9 10 11 12 13 14 15 16

AVDD

试验

断电

逻辑

Y0#

Y1#

Y2#

Y3#

Y4#

FBOUT

FBOUT ＃

24 23 22 21 20 19 18 17

Y2#

VSS

VDDQ

Y1#

VSS

AVSS

CY2SSTV8575

TQFP-32

JEDEC MS -026

CLK

CLK ＃

FBIN

联邦调查局

PLL

VSS

1 2 3 4 5 6 7 8

VDDQ

CK ＃

Y0#

VDDQ

1.0版， 2006年11月25日

2200 LAURELWOOD路，圣克拉拉， CA 95054

联系电话：（ 408 ） 855-0555

传真：（ 408 ） 855-0550

VSS

第1页7

www.SpectraLinear.com

CY2SSTV8575

引脚说明

针

5,6

2,12,15,27,30

1,11,16,28,31

名字

CLK ， CLK ＃

FBIN ＃

FBIN

Y(0:4)

Y(0:4)#

FBOUT

I / O

差分输出

TYPE

低压差分输入

差分输入

描述

差分时钟输入

反馈时钟输入。

连接到FBOUT ＃用于访问

PLL 。

反馈时钟输入。

连接到FBOUT用于访问

PLL 。

时钟输出+

时钟 - 输出

反馈时钟输出。

连接到FBIN正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

反馈时钟输出。

连接到FBIN ＃正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

输出使能输入。

当OE被设置为高，所有的Q和Q ＃

输出被使能，并切换以相同的频率为时钟。

当设置为低，所有的Q和Q ＃输出被禁止（高阻）和

该PLL掉电。

标称值为2.5V

2.5V电源的输出时钟缓冲器

2.5V电源的PLL 。

当AVDD为GND ， PLL是

旁路和CLK直接缓冲到该设备输出。

在禁用（ OE = 0 ）时， PLL掉电。

共同点

模拟地

FBOUT ＃

3,4,7,13,20,26,

VDDQ

AVDD

10,14,17,24,25,

VSS

AVSS

0.0V地面

0.0V模拟地

表1.功能表

输入

AVDD

GND

2.5V

CLK

< 20兆赫

CLK ＃

< 20兆赫

高阻

输出

FBOUT

高阻

FBOUT ＃

高阻

旁路/关

关闭

PLL

1.0版， 2006年11月25日

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CY2SSTV8575

电源管理功能

输出启用/禁用控制CY2SSTV8575允许

用户实施电源管理方案进

设计。输出三态/禁用当OE是

置为低电平，见

表1中。

的启用和禁用的

输出完成以这样的方式来消除的可能性

偏“矮”时钟。

PLL的参考。该CY2SSTV8575可以锁定到

参考和翻译接近零延迟低偏移

输出。对于正常操作，外部反馈输入，

FBIN ，被连接到所述反馈输出， FBOUT 。通过

反馈输出连接到反馈输入的

通过该装置的传播延迟被消除。该PLL

工作，以便与齿输入参考边缘的输出边缘

由此产生一个接近零的延迟。参考频率

将影响静态相位PLL的偏移量，从而相对

输入和输出之间的延迟。

当AVDD绑低时，PLL被关闭，

绕过用于测试目的。

零延迟缓冲器

当用作零延迟缓冲CY2SSTV8575将可能

在嵌套的时钟树的应用程序。对于这些应用

在CY2SSTV8575提供差分时钟输入对的

= 2.5"

DDR _SDRAM

代表电容

负载

CLK

120欧

CLK ＃

YX ＃

FBIN

120欧

FBIN ＃

FBOUT

FBOUT ＃

PLL

= 0.6" （斯普利特终结者）

DDR -

SDRAM

VTR

120欧

VCP

DDR -

SDRAM

0.3"

图1.时钟结构1

[1]

注意：

1.输出负载电容为2 DDR -SDRAM负载： 5 pF的< CL < 8 pF的。

1.0版， 2006年11月25日

第3页页

CY2SSTV8575

= 2.5"

DDR- SDRAM代表

电容性负载

CLK

120欧

CLK ＃

YX ＃

FBIN

120欧

PLL

= 0.6" （斯普利特终结者）

DDR -SDRAM

堆

DDR -SDRAM

VTR

120欧

VCP

DDR -SDRAM

FBIN ＃

FBOUT

FBOUT ＃

0.3"

DDR -SDRAM

堆

图2.时钟结构2

[2]

VDD

V D D / 2

14 pF的

OUT

60° HM

= 120° HM

OUT ＃

60° HM

VC P

14 pF的

V D D / 2

eceiver

图3.差分信号直接使用终端电阻

管理机构

下列机构提供规范适用于CY2SSTV8575 。该机构名称及有关的规范

下面列出的;

机构名称................................................ .......................

JEDEC ................................................. ................ MS - 026 -C

注意：

2.输出负载电容为4 DDR -SDRAM负载： 10 pF的< < CL 16 pF的。

规范

1.0版， 2006年11月25日

页第4页

CY2SSTV8575

绝对最大额定值

该器件包含电路，以保护输入对

损坏，由于高静电压或电场;不过，

应采取预防措施，以避免应用程序的任何

电压大于最大额定电压至该电路更高。

表2中。

参数

OUT

ESD

FIT

描述

电源电压

工作电压

输入电压

输出电压

温度，贮藏

温度，工作环境

耗散，结到外壳

耗散，结到环境

ESD保护（人体模型）

故障时间

生产测试

条件

非功能性

实用

相对于Vss

非功能性

实用

分钟。

–0.3

2.38

–0.3

–65

–

马克斯。

3.5

2.63

150

+85

单位

VDC

°C

° C / W

伏

PPM

为了正常工作，V

和V

OUT

应限制到

范围：

＆ LT ; （V

或V

OUT

）＆ LT ; V

DDQ

电压）

未使用的输入必须始终连接到一个适当的逻辑

电压电平（或V

或V

DDQ

)

DC参数

（ AV

= V

DDO

= 2.5 ± 5 ％，温度为0 ° C至+ 85°C ）

参数

DDQ

PDS

描述

输入电压，低

[3]

输入电压，高

[3]

输出电压，低

输出电压，高

输出低电流

输出高电流

动态电源电流

[4]

掉电电流

输入引脚电容

DDQ

= 2.375V ，我

= 12毫安

DDQ

= 2.375V ，我

= -12毫安

DDQ

= 2.375V, V

OUT

= 1.2V

DDQ

= 2.375V, V

OUT

= 1V

所有V

DDQ

， FO = 170 MHz的

OE = 0或CLK / CLK ＃ 20兆赫

条件

分钟。

–

1.75

–

1.7

–

典型值。

–

–32

235

–

马克斯。

0.75

–

0.6

–

300

100

单位

毫安。

注意事项：

3.未使用的输入必须保持高电平或低电平，以防止它们飘浮。

4.所有输出在60环境下的切换负载与16pF的。看

网络连接gure 3 。

1.0版， 2006年11月25日

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