CY2SSTV855
差分时钟缓冲器/驱动器
特点
锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
1 ： 5差分输出
外部反馈引脚（ FBINT ， FBINC ）用于
输出同步时钟输入
SSCG ：传播意识到电磁
干扰（EMI）的还原
28引脚TSSOP封装
符合JEDEC DDR规格
功能说明
该CY2SSTV855是一种高性能，极低歪斜，
分发的差分极低抖动零延迟缓冲器
时钟输入对（ SSTL_2 ）四个差分（ SSTL_2 ）对
时钟输出和一个差分对反馈时钟
输出。为了支持低功耗的要求，当
掉电为高电平时，输出开关在相位和
频率与输入时钟。当掉电是低电平时，所有
输出被禁用，以高阻抗状态和PLL是
关闭。
该器件支持低频省电模式。
当输入为< 20 MHz时， PLL被禁用，
输出处于高阻状态。当输入频率为
> 20 MHz时， PLL和输出使能。
当AVDD连接至地， PLL被关闭，
旁路输入的参考时钟选通到输出端。
赛普拉斯CY2SSTV855分布Aware和支持
扩频时钟输入的跟踪，以减少EMI
框图
引脚配置
YT0
YC0
PWRDWN
AVDD
断电
与测试
逻辑
YT1
YC1
GND
YC0
YT0
VDDQ
GND
CLKINT
CLKINC
VDDQ
AVDD
AGND
VDDQ
YT1
YC1
GND
YT2
YC2
CLKINT
CLKINC
FBINT
FBINC
PLL
YT3
YC3
FBOUTT
FBOUTC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GND
YC3
YT3
VDDQ
PWRDWN
FBINT
FBINC
VDDQ
FBOUTC
FBOUTT
VDDQ
YT2
YC2
GND
28引脚TSSOP
赛普拉斯半导体公司
文件编号： 38-07459牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年1月2日
CY2SSTV855
CY2SSTV855
引脚德网络nition
[1, 2]
针
6
7
22
23
3,12,17,26
2,13,16,27
19
名字
CLKINT
CLKINC
FBINC
FBINT
YT （0 ：3）的
YC （0 ：3）的
FBOUTT
I / O
I
I
I
I
O
O
O
描述
真正的时钟输入。
低电压差分真时钟输入。
互补的时钟输入。
低电压差分互补时钟输入。
反馈互补时钟输入。
差分输入连接到FBOUTC的
访问PLL 。
真正的反馈时钟输入。
差分输入连接到FBOUTT的访问
PLL 。
真正的时钟输出。
差分输出。
互补的时钟输出。
差分输出。
真正的反馈时钟输出。
差分输出。连接到FBINT正常
操作。在此输出旁路电容的延迟将控制参考输入/输出
时钟的相位关系。
反馈互补时钟输出。
差分输出。连接到FBINC的
正常操作。在此输出将控制输入旁路电容延迟
参考/输出时钟的相位关系。
控制输入到转向装置中的省电模式。
2.5V电源的输出时钟Buffers.2.5V
标称。
2.5V电源的PLL 。
标称值为2.5V 。
地
模拟地。
2.5V模拟地。
反馈输出连接到反馈输入的
通过该装置的传播延迟被消除。该PLL
工作，以便与输入的基准边的输出边缘
由此产生一个接近零的延迟。参考频率
将影响静态相位PLL的偏移量，从而相对
输入和输出之间的延迟。
当AVDD绑低时，PLL被关闭，
绕过用于测试目的。
20
FBOUTC
O
24
4,8,11,18,21,25
9
1,5,14,15,28
10
PWRDWN
VDDQ
AVDD
GND
AGND
I
零延迟缓冲器
时作为零延迟缓冲器使用的CY2SSTV855将可能
在嵌套的时钟树的应用程序。对于这些应用
在CY2SSTV855提供差分时钟输入对作为PLL
参考。该CY2SSTV855那么可以锁定到参考
并转换接近零延迟低偏移输出。为
正常操作时，外部反馈差分输入
FBINT /℃，被连接到所述反馈输出， FBOUTT /℃。通过
功能表
输入
AVDD
GND
GND
2.5V
2.5V
2.5V
PWRDWN
H
H
H
H
X
CLKINT
L
H
L
H
< 20兆赫
CLKINC
H
输出
YT （0 ：3）的
L
H
L
H
高阻
YC （0 ：3）的
H
L
H
L
高阻
FBOUTT
L
H
L
H
高阻
FBOUTC
H
L
H
L
高阻
PLL
旁路/关
旁路/关
On
On
关闭
L
H
L
< 20兆赫
注意事项：
1. PU =内部上拉电阻。
2.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07459牧师* F
第2 7
CY2SSTV855
绝对最大条件
[3]
输入相对于V电压
SS
:...............................V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： ................................ -65° C至+ 150°C
工作温度： ................................ -40 ° C至+ 85°C
最大电源： .............................................. ..3.5V
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
in
和V
OUT
应限制到
范围：
V
SS
＆ LT ; （V
in
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC电气规格
(
AV
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[4]
参数
V
ID
V
IX
I
IN
I
OL
I
OH
V
OL
V
OH
V
OUT
V
OC
I
OZ
I
DDQ
I
DD
CIN
描述
差分输入电压
[5]
条件
CLKINT ， FBINT
分钟。
0.36
(V
DDQ
/2) –
0.2
–10
26
–18
1.7
1.1
(V
DDQ
/2) –
0.2
典型值。
V
DDQ
/2
–
35
–32
–
–
–
V
DDQ
/2
马克斯。
V
DDQ
+ 0.6
(V
DDQ
/2) +
0.2
10
–
–
0.6
–
V
DDQ
– 0.4
(V
DDQ
/2) +
0.2
10
300
12
–
单位
V
V
A
mA
mA
V
V
V
V
A
mA
mA
pF
差分输入电压穿越
[6]
CLKTIN ， FBINT
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[7]
输出电压穿越
[8]
高阻抗输出电流
动态电源电流
[9]
PLL电源电流
输入引脚电容
V
O
= GND或V
O
= V
DDQ
V
DDQ
= 170兆赫
AV
DD
只
V
IN
= 0V或V
IN
= V
DDQ
， CLKINT ，
FBINT
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
= 1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
–10
–
–
–
235
9
4
AC电气规格
(
AV
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[10, 11]
参数
f
CLK
t
DC
t
LOCK
t
SL （ O）
t
PZL
, t
PZH
t
PLZ
, t
PHZ
t
CCJ
t
JITT （ H- PER ）
描述
工作时钟频率
输入时钟的占空比
[12]
最大PLL锁定时间
时钟输出摆率
输出使能时间（所有输出）
[13]
输出禁止时间（所有输出）
[13]
循环周期抖动
半周期抖动
条件
AV
DD
= 2.5V
±
0.2V
分钟。
60
40
典型值。
马克斯。
170
60
100
2
单位
兆赫
%
s
V / ns的
ns
ns
20 ％至80％的VOD
1
30
10
F > 66兆赫
F > 66兆赫
–100
–100
100
100
ps
ps
注意事项：
3.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
5.差分输入信号电压指定的电压差| VTR - VCP |需要切换，其中VTR是真正的输入电平与VCP的完井
甘南输入电平。
6.差分交叉点输入电压预计追踪V
DDQ
并且是在该差分信号必须穿越的电压。
7.对于负载条件参见
图6 。
8. V的值
OC
预计是| VTR + VCP | / 2 。如果每个时钟的直接终止一个120Ω的电阻。看
图6 。
9.所有输出切换装有16 pF的在60Ω环境。看
图6 。
10.参数由设计和特性保证。不是100 ％生产测试。
11. PLL能够满足指定的参数，同时支持SSC合成器与调制频率30 kHz和33.3 kHz的带的
-0.5 ％ downspread
12.虽然脉冲歪斜是在频率几乎恒定，占空比误差在较高的频率增加。这是由于下式：占空比=吨
WH
/t
C
,
其中，循环时间（t
C
）随着频率上升。
13.指非反相输出的过渡。
14.所有差动输入和输出端分别终止于120Ω / 16 pF的，如图
图6 。
文件编号： 38-07459牧师* F
第5页第7
CY2SSTV855
差分时钟缓冲器/驱动器
特点
锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
1 ： 5差分输出
外部反馈引脚（ FBINT ， FBINC ）用于
输出同步时钟输入
SSCG ：传播意识到电磁
干扰（EMI）的还原
28引脚TSSOP封装
符合JEDEC DDR规格
功能说明
该CY2SSTV855是一种高性能，极低歪斜，
分发的差分极低抖动零延迟缓冲器
时钟输入对（ SSTL_2 ）四个差分（ SSTL_2 ）对
时钟输出和一个差分对反馈时钟
输出。为了支持低功耗的要求，当
掉电为高电平时，输出开关在相位和
频率与输入时钟。当掉电是低电平时，所有
输出被禁用，以高阻抗状态和PLL是
关闭。
该器件支持低频省电模式。
当输入为< 20 MHz时， PLL被禁用，
输出处于高阻状态。当输入频率为
> 20 MHz时， PLL和输出使能。
当AVDD连接至地， PLL被关闭，
旁路输入的参考时钟选通到输出端。
赛普拉斯CY2SSTV855分布Aware和支持
扩频时钟输入的跟踪，以减少EMI
框图
引脚配置
YT0
YC0
PWRDWN
AVDD
断电
与测试
逻辑
YT1
YC1
GND
YC0
YT0
VDDQ
GND
CLKINT
CLKINC
VDDQ
AVDD
AGND
VDDQ
YT1
YC1
GND
YT2
YC2
CLKINT
CLKINC
FBINT
FBINC
PLL
YT3
YC3
FBOUTT
FBOUTC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GND
YC3
YT3
VDDQ
PWRDWN
FBINT
FBINC
VDDQ
FBOUTC
FBOUTT
VDDQ
YT2
YC2
GND
28引脚TSSOP
CY2SSTV855
1.0版， 2006年11月21日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第1页6
www.SpectraLinear.com
CY2SSTV855
引脚德网络nition
[1, 2]
针
6
7
22
23
3,12,17,26
2,13,16,27
19
名字
CLKINT
CLKINC
FBINC
FBINT
YT （0 ：3）的
YC （0 ：3）的
FBOUTT
I / O
I
I
I
I
O
O
O
描述
真正的时钟输入。
低电压差分真时钟输入。
互补的时钟输入。
低电压差分互补时钟输入。
反馈互补时钟输入。
差分输入连接到FBOUTC的
访问PLL 。
真正的反馈时钟输入。
差分输入连接到FBOUTT的访问
PLL 。
真正的时钟输出。
差分输出。
互补的时钟输出。
差分输出。
真正的反馈时钟输出。
差分输出。连接到FBINT正常
操作。在此输出旁路电容的延迟将控制参考输入/输出
时钟的相位关系。
反馈互补时钟输出。
差分输出。连接到FBINC的
正常操作。在此输出将控制输入旁路电容延迟
参考/输出时钟的相位关系。
控制输入到转向装置中的省电模式。
2.5V电源的输出时钟Buffers.2.5V
标称。
2.5V电源的PLL 。
标称值为2.5V 。
地
模拟地。
2.5V模拟地。
反馈输出连接到反馈输入的
通过该装置的传播延迟被消除。该PLL
工作，以便与输入的基准边的输出边缘
由此产生一个接近零的延迟。参考频率
将影响静态相位PLL的偏移量，从而相对
输入和输出之间的延迟。
当AVDD绑低时，PLL被关闭，
绕过用于测试目的。
20
FBOUTC
O
24
4,8,11,18,21,25
9
1,5,14,15,28
10
PWRDWN
VDDQ
AVDD
GND
AGND
I
零延迟缓冲器
时作为零延迟缓冲器使用的CY2SSTV855将可能
在嵌套的时钟树的应用程序。对于这些应用
在CY2SSTV855提供差分时钟输入对作为PLL
参考。该CY2SSTV855那么可以锁定到参考
并转换接近零延迟低偏移输出。为
正常操作时，外部反馈差分输入
FBINT /℃，被连接到所述反馈输出， FBOUTT /℃。通过
功能表
输入
AVDD
GND
GND
2.5V
2.5V
2.5V
PWRDWN
H
H
H
H
X
CLKINT
L
H
L
H
< 20兆赫
CLKINC
H
输出
YT （0 ：3）的
L
H
L
H
高阻
YC （0 ：3）的
H
L
H
L
高阻
FBOUTT
L
H
L
H
高阻
FBOUTC
H
L
H
L
高阻
PLL
旁路/关
旁路/关
On
On
关闭
L
H
L
< 20兆赫
注意事项：
1. PU =内部上拉电阻。
2.旁路电容（ 0.1 F）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
1.0版， 2006年11月21日
第2 6
CY2SSTV855
绝对最大条件
[3]
输入相对于V电压
SS
:............................... V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： -65 ................................ C到+ 150℃
工作温度： ................................ -40°C至+ 85°C
最大电源： .............................................. 3.5V ..
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
in
和V
OUT
应限制到
范围：
V
SS
＆ LT ; （V
in
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC电气规格
(
AV
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[4]
参数
V
ID
V
IX
I
IN
I
OL
I
OH
V
OL
V
OH
V
OUT
V
OC
I
OZ
I
DDQ
I
DD
CIN
描述
差分输入电压
[5]
条件
CLKINT ， FBINT
分钟。
0.36
(V
DDQ
/2) –
0.2
–10
26
–18
1.7
1.1
(V
DDQ
/2) –
0.2
典型值。
V
DDQ
/2
–
35
–32
–
–
–
V
DDQ
/2
马克斯。
V
DDQ
+ 0.6
(V
DDQ
/2) +
0.2
10
–
–
0.6
–
V
DDQ
– 0.4
(V
DDQ
/2) +
0.2
10
300
12
–
单位
V
V
A
mA
mA
V
V
V
V
A
mA
mA
pF
差分输入电压穿越
[6]
CLKTIN ， FBINT
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[7]
输出电压穿越
[8]
高阻抗输出电流
动态电源电流
[9]
PLL电源电流
输入引脚电容
V
O
= GND或V
O
= V
DDQ
V
DDQ
= 170兆赫
AV
DD
只
V
IN
= 0V或V
IN
= V
DDQ
， CLKINT ，
FBINT
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
= 1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
–10
–
–
–
235
9
4
AC电气规格
(
AV
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[10, 11]
参数
f
CLK
t
DC
t
LOCK
t
SL （ O）
t
PZL
, t
PZH
t
PLZ
, t
PHZ
t
CCJ
t
JITT （ H- PER ）
描述
工作时钟频率
输入时钟的占空比
[12]
最大PLL锁定时间
时钟输出摆率
输出使能时间（所有输出）
[13]
输出禁止时间（所有输出）
[13]
循环周期抖动
半周期抖动
条件
AV
DD
= 2.5V
0.2V
分钟。
60
40
典型值。
马克斯。
170
60
100
2
单位
兆赫
%
s
V / ns的
ns
ns
20 ％至80％的VOD
1
30
10
F > 66兆赫
F > 66兆赫
–100
–100
100
100
ps
ps
注意事项：
3.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
5.差分输入信号电压指定的电压差| VTR - VCP |需要切换，其中VTR是真正的输入电平与VCP的完井
甘南输入电平。
6.差分交叉点输入电压预计追踪V
DDQ
并且是在该差分信号必须穿越的电压。
7.对于负载条件参见
图6 。
8. V的值
OC
预计是| VTR + VCP | / 2 。在情况下，每个时钟的直接端接由一个120的电阻。看
图6 。
9.所有输出切换装有16 pF的60个环境。看
图6 。
10.参数由设计和特性保证。不是100 ％生产测试。
11. PLL能够满足指定的参数，同时支持SSC合成器与调制频率30 kHz和33.3 kHz的带的
-0.5 ％ downspread
12.虽然脉冲歪斜是在频率几乎恒定，占空比误差在较高的频率增加。这是由于下式：占空比=吨
WH
/t
C
,
其中，循环时间（t
C
）随着频率上升。
13.指非反相输出的过渡。
14.所有差动输入和输出端分别终止于十六分之一百二十零pF的如图
图6 。
1.0版， 2006年11月21日
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