STV850
CY2SSTV850
差分时钟缓冲器/驱动器
特点
锁相的双回路数据时钟分配
速率同步DRAM应用
1:10差分输出
外部反馈引脚（ FBINT ， FBINC ）用于同步
chronize输出到时钟输入
SSCG ：传播意识到减少电磁干扰
48引脚SSOP和TSSOP封装
符合JEDEC JC40和JC42.5 DDR
特定网络阳离子
描述
该PLL时钟缓冲器被设计为2.5 VDD和2.5 AVDD
运算和差分数据输入和输出电平。
此装置是将分配一个差动零延迟缓冲器
时钟输入对（ CLKINT ， CLKINC ）至10差分对
时钟输出（ YT [0 ： 9 ] ， YC [ 0 ： 9 ] ）和一个差分对馈
回时钟输出（ FBOUTT ， FBOUTC ） 。的时钟输出
由串行输入SCLK和SDATA单独控制。
两线串行总线可以设置每个输出时钟对（ YT [0： 9]
YC [ 0 ： 9 ] ）的Hi-Z状态。当AVDD被接地时，PLL
被关断和旁路，用于测试目的。
本设备的使用PLL输入时钟（ CLKINT ， CLKINC ）
和反馈时钟（ FBINT ， FBINC ）为客户提供高per-
formance ，低偏移，低抖动输出差分时钟。
框图
引脚配置
10
YT0
YC0
YT1
YC1
YT2
YC2
SCLK
SDATA
串行
接口
逻辑
YT4
YC4
YT5
YC5
YT6
YC6
CLKINT
CLKINC
PLL
FBINT
FBINC
YT7
YC7
YT8
YC8
YT9
YC9
CY2SSTV850
YT3
YC3
AVDD
FBOUTT
FBOUTC
VSS
YC0
YT0
VDDQ
YT1
YC1
VSS
VSS
YC2
YT2
VDD
SCLK
CLKINT
CLKINC
VDDI
AVDD
AVSS
VSS
YC3
YT3
VDDQ
YT4
YC4
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS
YC5
YT5
VDDQ
YT6
YC6
VSS
VSS
YC7
YT7
VDDQ
SDATA
FBINT
FBINC
VDDQ
FBOUTC
FBOUTT
VSS
YC8
YT8
VDDQ
YT9
YC9
VSS
赛普拉斯半导体公司
文件编号： 38-07457修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年12月18日
CY2SSTV850
引脚说明
[1, 2]
针
13
14
35
36
3, 5, 10, 20, 22
46, 44, 39, 29,27
2, 6, 9, 19, 23
47, 43, 40,30,26
32
名字
CLKINT
CLKINC
FBINC
FBINT
YT （ 0 ： 9 ）
YC （ 0 ： 9 ）
FBOUTT
I / O
I
I
I
I
O
O
O
描述
互补的时钟输入。
互补的时钟输入。
反馈时钟输入。
连接到FBOUTC
用于访问所述的PLL 。
反馈时钟输入。
连接到FBOUTT
用于访问所述的PLL 。
时钟输出
时钟输出
反馈时钟输出。
连接到FBINT的
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
反馈时钟输出。
连接到FBINC的
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
串行时钟输入。
时钟数据在SDATA成
内部寄存器。
数据输入的两线串行
公共汽车
数据输入和输出的
两线串行总线
差分输出
差分输出
差分输入
电气特性
低压差分输入
33
FBOUTC
O
12
37
SCLK
SDATA
我， PU
I / O， PU
串行数据输入。
输入数据时钟到
内部寄存器使能/禁用个别
输出。这提供了电源的灵活性
管理。
2.5V电源的逻辑
11
4, 21, 28, 34, 38,
45
16
15
1, 7, 8, 18, 24, 25,
31, 41, 42, 48
17
VDD
VDDQ
AVDD
VDDI
VSS
AVSS
标称值为2.5V
2.5V电源的输出时钟缓冲器
标称值为2.5V
2.5V电源的PLL
电源的两线串行接口
共同点
模拟地
标称值为2.5V
2.5V或3.3V标称
0.0V地面
0.0V模拟地
注意事项：
1. PU =内部上拉
2.旁路电容（ 0.1
F)
应放置在尽可能靠近每个正电源管脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消
文件编号： 38-07457修订版**
第11 2
CY2SSTV850
功能表
输入
AVDD
GND
GND
2.5V
2.5V
喃
2.5V
CLKINT
L
H
L
H
设计
喃
CLKINC
H
L
H
L
设计
高阻
高阻
高阻
高阻
关闭
YT （ 0 ： 9 ）
[3]
L
H
L
H
H
L
H
L
输出
YC （ 0 ： 9 ）
[3]
FBOUTT
L
H
L
H
FBOUTC
H
L
H
L
PLL
旁路/关
旁路/关
On
On
<20兆赫<30 MHZ <20 <30兆赫兆赫
电源管理
各个输出使能/禁用控制
CY2SSTV850允许用户实现独特的电源
管理方案到设计中。输出是三stat-
通过两线接口作为单独禁用编辑时
位被置低字节0和字节1寄存器。反馈
输出对（ FBOUTT ， FBOUTC ）不能通过禁用
两线串行总线。启用和禁用个别的
输出完成以这样的方式来消除的可能性
偏“矮”时钟。
字节0 ：输出寄存器（ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
3, 2
5, 6
10, 9
20, 19
22, 23
46, 47
44, 43
39, 40
描述
YT0 ， YC0
YT1 ， YC1
YT2 ， YC2
YT3 ， YC3
YT4 ， YC4
YT5 ， YC5
YT6 ， YC6
YT7 ， YC7
零延迟缓冲器
时作为零延迟缓冲器使用的CY2SSTV850将可能
在嵌套的时钟树的应用程序。对于这些应用
在CY2SSTV850提供差分时钟输入对作为PLL
参考。该CY2SSTV850那么可以锁定到参考
并转换接近零延迟低偏移输出。为
正常操作时，外部反馈输入， FBINT ，是CON-
，连接到该反馈输出， FBOUTT 。通过连接
反馈输出到反馈输入的传播延迟
通过该装置被消除。 PLL的工作对齐
与输入的参考边缘，从而产生一个输出边
接近零延迟。基准频率影响静态
PLL的相位偏移，从而之间的相对延迟
的输入和输出。
当AVDD绑低时，PLL被关闭并逐
通过用于测试目的。
字节1 ：输出寄存器（ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
@Pup
1
1
0
0
0
0
0
0
针＃
29, 30
27, 26
描述
YT8 ， YC8
YT9 ， YC9
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
串口控制寄存器
继确认的地址字节，两个额外的
字节必须发送：
“命令代码”字节，而“字节数”字节。
2线串行接口
2线串行接口从机地址
A7
1
A6
1
A5
0
A4
1
A3
0
A2
0
A1
1
读/写
0
写入设备通过顺序地向设备发送地址D2H ，所述伪字节（命令代码并完成
的字节数） ，并且数据字节。此序列示于下面的表中。
注意：
通过两线串行接口3.每个输出对可三态的。
文件编号： 38-07457修订版**
第11 3
CY2SSTV850
1位
开始位
7位
从机地址
1位
读/写
1位
确认
8位
命令代码
1位
确认
8位
字节计数N
确认
1位
数据字节0
8位
确认
1位
数据字节1
8位
确认
1位
.....
字节字节n
8位
确认
1位
停止
1位
对于2线串行接口上的工作自由空气的推荐范围表1.时序要求
温度和VDDI从3.3V到3.5V
参数
f
SCLK
t
公共汽车
t
SU （ START）
t
H（ START）
t
W（ SCLL ）
t
W（ SCLH ）
t
R（ SDATA ）
t
F（ SDATA ）
t
SU （ SDATA ）
t
H（ SDATA ）
t
SU（ STOP）
SCLK频率
总线空闲时间
启动建立时间
开始保持时间
SCLK低脉冲持续时间
SCLK高脉冲持续时间
SDATA输入上升时间
SDATA输入下降时间
SDATA建立时间
SDATA保持时间
停止建立时间
250
0
4
4.7
4.7
4.0
4.7
4.0
1000
300
描述
分钟。
马克斯。
100
单位
千赫
s
s
s
s
s
ns
ns
ns
ns
s
文件编号： 38-07457修订版**
第11 4
CY2SSTV850
最大额定值
[4]
输入相对于V电压
SS
:...............................V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： ............... -65° C至+ 150°C
工作温度： .................................... 0 ° C至+ 70°C
最大电源： .............................................. ..3.5V
该器件包含电路，以保护输入对
由于高的静态电压或电场损坏;不过，
应采取预防措施，以避免应用程序的任何电压的
年龄大于最大额定电压至该电路更高。为
正确的操作，V
in
和V
OUT
应限制到
范围：
V
SS
＆ LT ; （V
in
或V
OUT
） ＆ LT ; V
DD
未使用的输入必须始终连接到一个适当的逻辑电压
年龄层次（或V
SS
或V
DD
).
DC参数
[5]
（ AVDD = V
DDQ
= 2.5V ± 5%, V
DDI
= 3.3V ±5％ ，T
A
= 0 ° C至+ 70 ° C）
参数
V
IL
V
IH
V
ID
V
IX
I
IN
I
OL
I
OH
V
OL
V
OH
V
OUT
V
OC
I
OZ
I
DDQ
I
DD
C
in
描述
输入低电压
输入高电压
差分输入
电压
[6]
差分输入
电压穿越
[7]
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[8]
输出隧道
电压
[9]
高阻抗输出
当前
动态供应
当前
[10]
PLL电源电流
输入引脚电容
V
O
= GND或V
O
= V
DDQ
所有V
DDQ
和V
DDI
,
F
O
= 170兆赫
只有AVDD
2.5
CLKINT ， FBINT
CLKTIN ， FBINT
V
IN
= 0V或V
IN
= V
DDQ
， CLKINT ，
FBINT
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
= 1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
1.7
1.1
(V
DDQ
/2) –
0.2
–10
235
9
3
V
DDQ
/2
VDDQ-0.4
(V
DDQ
/2) + 0.2
10
300
12
3.5
条件
SDATA ， SCLK
2.2
0.35
(V
DDQ
/2) –
0.2
–10
26
–18
35
–32
0.6
V
DDQ
/2
V
DDQ
+ 0.6
(V
DDQ
/2) + 0.2
10
分钟。
典型值。
马克斯。
1.0
单位
V
V
V
V
A
mA
mA
V
V
V
V
A
mA
mA
pF
注意事项：
4.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
5.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
6.差动输入信号电压指定的差分电压|
TR
– V
CP
|所需的开关，其中VTR是真正的输入电平，并VCP是互补的
输入电平。
7.差分交叉点输入电压预计追踪V
DDQ
并且是在该差分信号必须穿越的电压。
8.对于负载条件参见
图6 。
9. V的值
OC
预期为| V
TR
+ V
CP
| / 2 。如果每个时钟的直接终止一个120Ω的电阻。看
图6 。
10.所有输出切换装有16 pF的在60Ω环境。看
图6 。
文件编号： 38-07457修订版**
第11个5
QQ：2880707522 复制
