CY2SSTU32866
1.8V， 25位（1： 1）或14位（1： 2）的JEDEC兼容
数据寄存器与校验
特点
工作频率： DC至500 MHz的
支持DDRII SDRAM
两种操作模式： 25位（ 1 ： 1）和14位（ 1 ： 2 ）
- 1.8V工作
完全符合JEDEC标准（ JESD 82-10 ）
96球FBGA
CSR ＃输入为高电平。如果任DCS ＃或＃ CSR输入为低电平，
该尺寸Qn输出将正常工作。在RESET ＃输入有
优先于DCS ＃和CSR ＃控制将迫使
输出低电平。如果DCS ＃ - 控制功能是不希望，
将CSR ＃输入可被硬连线至地面，在这种情况下
设置为DCS ＃时间要求将是一样的
其他的三维数据输入。
该设备支持低功耗待机操作。当
复位输入端（ RESET＃ ）为低电平时，差分输入接收器
被禁用，而无驱动（浮动）的数据，时钟和参考
电压（VREF）的输入是允许的。另外，当RESET＃
为低电平时，所有寄存器复位，所有输出都被拉低。
该LVCMOS RESET ＃和CN输入必须始终在举行
一个有效的逻辑高电平或低电平。为了确保定义的输出
一个稳定的时钟已经提供从登记册之前，
RESET ＃必须在低状态在上电期间举行。
在DDR -Ⅱ RDIMM应用，RESET ＃被指定为
完全异步相对于CK和CK ＃ 。
因此，没有时序关系之间可以保证
二。当进入复位，寄存器将被清除，
的输出将被驱动为低电平，很快，相对于时间对
禁用差分输入接收器。然而，快到的时候
复位后，寄存器将被激活快，相对于
的时间，以使差分输入接收器。
功能说明
所有时钟和数据输入与JEDEC的兼容
标准SSTL_18 。控制输入是LVCMOS 。所有
输出是已经优化到1.8 V CMOS驱动器
驱动DDR- II DIMM负载。该CY2SSTU32866工作
从一个差分时钟（ CK和CK ＃）。数据被登记在
CK的交叉变高，和CK ＃变低。
在C0输入控制1的引脚排列配置： 2引出线
从配置（当低）到B的配置（当
高点） 。 C1的输入控制从引脚排列配置
25位的1： 1（当为低电平） ，以14位为1：2 （时高） 。
该装置监测DCS ＃和＃ CSR投入和意志门
从改变状态的尺寸Qn输出，当两个DCS ＃和
引脚配置
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
DCKE
D2
D3
DODT
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
D11
D12
D13
D14
1
2
PPO
D15
D16
QERR ＃
D17
D18
RST ＃
DCS ＃
CSR ＃
D19
D20
D21
D22
D23
D24
D25
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
QCKE
Q2
Q3
QODT
Q5
Q6
C1
QCS ＃
ZOH
Q8
Q9
Q10
Q11
Q12
Q13
Q14
5
6
NC
Q15
Q16
NC
Q17
Q18
C0
NC
ZOL
Q19
Q20
Q21
Q22
Q23
Q24
Q25
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
DCKE
D2
D3
DODT
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
D11
D12
D13
D14
1
2
PPO
NC
NC
QERR ＃
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
QCKEA
Q2A
Q3A
QODTA
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
Q11A
Q12A
Q13A
Q14A
5
6
QCKEB
Q2B
Q3B
QODTB
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
Q11B
Q12B
Q13B
Q14B
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
D1
D2
D3
D4
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
DODT
D12
D13
DCKE
1
2
PPO
NC
NC
QERR ＃
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
Q1A
Q2A
Q3A
Q4A
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
QODTA
Q12A
Q13A
QCKEA
5
6
Q1B
Q2B
Q3B
Q4B
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
QODTB
Q12B
Q13B
QCKEB
6
1：1的寄存器C0 = 0， C1 = 0
1 ： 2寄存器A C0 = 0 ， C1 = 1
1： 2寄存器B，C0 = 1， C1 = 1
1.0版， 2006年11月25日
2200 LAURELWOOD路，圣克拉拉， CA 95054
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分页： 24 1
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CY2SSTU32866
该CY2SSTV32866接受来自所述存储器中的奇偶校验位
控制器上的奇偶校验位（ PAR_IN ）输入时，将其与所述
收到DIMM上的独立D-输入数据和
指示是否发生在其漏极开路的奇偶校验错误
QERR ＃引脚（低电平有效） 。该公约是偶校验，即，
有效的奇偶性被定义为一个偶数的对面的那些
DIMM的独立的数据输入端加上的奇偶输入
位。
当作为单一设备所使用的， C0和C1输入连接
低。在此配置中，奇偶检查在PAR_IN
输入了输入数据后到达一个周期，它
适用。部分平价出（ PPO）和QERR ＃信号
后相应的数据输入端产生的3个周期。
当在对所使用的，第一个寄存器的C0输入连接
第二个寄存器的低和C0输入高电平。该
表1.奇偶校验功能表
输入
RESET＃
H
H
H
H
H
H
H
H
H
H
L
DCS ＃
L
L
L
L
H
H
H
H
H
X
X或
漂浮的
CSR ＃
X
X
X
X
L
L
L
L
H
X
X或
漂浮的
L或H
X或
漂浮的
L或H
X或
漂浮的
CK
CK ＃
投入总和=
H（ D1-25 ）
连
ODD
连
ODD
连
ODD
连
ODD
X
X
X或浮动
Par_In
L
L
H
H
L
L
H
H
X
X
X或
漂浮的
PPO
L
H
H
L
L
H
H
L
PPO
0
PPO
0
L
输出
QERR ＃
H
L
L
H
H
L
L
H
QERR ＃
0
QERR ＃
0
H
这两个寄存器C1的输入是高电平。奇偶，其中到达
的数据输入到其适用后的一个周期，检查上
所述第一设备的PAR_IN输入。 PPO与QERR ＃
信号上产生第二设备3个时钟周期
后相应的数据输入端。第一的PPO输出
寄存器被级联到第二寄存器的PAR_IN 。该
QERR ＃输出第一寄存器的悬空和有效
错误信息被锁定在QERR ＃输出
第二个寄存器。如果出现错误和QERR ＃输出
驱动为低电平，它保持锁定为低电平两个时钟周期或直到
RESET ＃被拉低。在DIMM依赖信号
（ DCKE ，DCS ＃ ， DODT ，和CSR ＃ ）不包括在所述
奇偶校验计算。
奇偶校验的计算公式
表1中。
引脚德网络nition
引脚名称
GND
引脚数
(C0 = 0, C1 = 0)
引脚数
(C0 = 0, C1 = 1)
引脚数
(C0 = 1, C1 = 1)
描述
B3，B4， D3，D4， F3，F4， B3，B4， D3，D4， F3 ，B3，B4 ，D3，D4 ，F3接地
H3，H4 ，K3，K4 ，M3，M4 ，F4 ，H3，H4 ，K3，K4 ，F4 ，H3，H4 ，K3，K4 ，
P3, P4
M3，M4 ，P3，P4
M3，M4 ，P3，P4
A4 ，C3，C4 ，E3，E4 ，G3， A4 ，C3，C4 ，E3
G4 ，J3，J4 ，L3，L4 ，N 3， E4 ，G3，G4 ，J3，J4 ，
L3，L4 ，N3，N4 ，R3
N4， R3，R4， T4的
R4 ， T4
A3 ， T3
J5
J6
H1
J1
G6
G5
A3 ， T3
J5
J6
H1
J1
G6
G5
A4 ，C3，C4 ，E3
电源电压
E4 ，G3，G4 ，J3，J4 ，
L3，L4 ，N3，N4 ，R3
R4 ， T4
A3 ， T3
J5
J6
H1
J1
G6
G5
输入参考电压
版权所有
版权所有
正面主时钟
负主时钟
配置控制输入
配置控制输入
VDD
VREF
ZOH
ZOL
CK
CK ＃
C0
C1
1.0版， 2006年11月25日
分页： 24 2
CY2SSTU32866
引脚德网络nition
（续）
引脚名称
RESET＃
G2
引脚数
(C0 = 0, C1 = 0)
引脚数
(C0 = 0, C1 = 1)
G2
引脚数
(C0 = 1, C1 = 1)
G2
描述
异步复位 - 复位寄存器和
禁用Vref的数据和时钟的差分输入
接收机
芯片选择 - 禁用D1 -D24当两个企业社会责任＃
和DCS ＃高（ V
DD
)
芯片选择 - 禁用D1 -D24当两个企业社会责任＃
和DCS ＃高（ V
DD
)
数据输入 - 在主频上的交叉点
CK和CK ＃
数据输入 - 在主频上的交叉点
CK和CK ＃
数据输入 - 在主频上的交叉点
CK和CK ＃
CSR ＃
DCS ＃
D1
D2-3
D4
D5, 6, 8, 9,
10
D11
D12, 13
D14
D15-25
DODT
DCKE
Q1A
Q2A-3A
Q4A
J2
H2
J2
H2
J2
H2
A1
B1，C1
B1，C1
B1，C1
D1
的E1 ，F1， K1 ，L1， M1
N1
P1 ， R1
T1
B 2， C 2， E 2 ，F 2 ， K 2 ，L 2，
M 2 ，N 2， P 2， R 2， T 2
D1
A1
E1 ， F1 ， K1 ， L1 ， M1 E1 ， F1 ， K1 ， L1 ， M1数据输入 - 在主频上的交叉点
CK和CK ＃
N1
P1 ， R1
T1
P1 ， R1
数据输入 - 在主频上的交叉点
CK和CK ＃
数据输入 - 在主频上的交叉点
CK和CK ＃
数据输入 - 在主频上的交叉点
CK和CK ＃
数据输入 - 在主频上的交叉点
CK和CK ＃
D1
A1
N1
T1
A5
该寄存器位的输出不会
暂停由DCS ＃和CSR ＃控制
该寄存器位的输出不会
暂停由DCS ＃和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
B5，C5
B5，C5
B5，C5
D5
Q5A ，6A ，8A， E5 ，F5， K5 ，L5 M5
9A, 10A
Q11A
Q14A
Q1B
Q2B-3B
Q4B
Q5B ，6B ，8B，
9B, 10B,
Q11B
N5
T5
Q12A ， Q13A P5 ， R5
E5 ，F5， K5 ，L5 M5 E5 ，F5， K5 ，L5 M5的数据正在由DCS ＃悬浮输出
和CSR ＃控制
N5
P5 ， R5
T5
A6
B6 ， C6
B6 ， C6
D6
P5 ， R5
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
E6 ，F6， K6 ，L6， M6的E6 ，F6， K6 ，L6， M6的数据正在由DCS ＃悬浮输出
和CSR ＃控制
N6
这是由DCS ＃暂停数据输出
和CSR ＃控制
1.0版， 2006年11月25日
第24 3
CY2SSTU32866
引脚德网络nition
（续）
引脚名称
Q12B ， 13B
Q14B
Q15-25
QCSA ＃
QCSB ＃
QODTA
QODTB
QCKEA
QCKEB
PPO
QERR ＃
Par_In
NC
A2
D2
G1
A 6， D 6， H6
A5
D5
B6 ，C6， E6 ，F6， K6 ，L6，
M6， N6 ，P6 ，R6 T6
H5
H5
H6
D5
D6
A5
A6
A2
D2
G1
H5
H6
N5
N6
T5
T6
A2
D2
G1
引脚数
(C0 = 0, C1 = 0)
引脚数
(C0 = 0, C1 = 1)
P6 ， R6
T6
引脚数
(C0 = 1, C1 = 1)
P6 ， R6
描述
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
这是由DCS ＃暂停数据输出
和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
数据的输出，这将不被暂停
DCS ＃和CSR ＃控制
部分平价出来 - 指示输入奇校验
D1-D25
输出错误位 - 产生一个时钟周期之后
相应的数据输出
奇偶输入 - 到达一个时钟周期后的
相应的数据输入
B 2， C 2， E 2 ，F 2 ， K 2 ，B 2， C 2， E 2 ，F 2 ， K 2 ，无连接销
L 2 ， M 2 ，N 2， P 2，
L 2 ， M 2 ，N 2， P 2，
R2 ， T2
R2 ， T2
表2.触发器的功能表
RESET＃
H
H
H
H
H
H
H
H
H
H
H
H
L
DCS ＃
CSR ＃
L
L
L
L
L
L
L或H
L
H
L
H
L
H
L或H
H
L
H
L
H
L
L或H
H
H
H
H
H
H
L或H
X或X浮动或浮动X或浮动
输入
CK
CK ＃
DN ， DODT ， DCKE
L
H
X
L
H
X
L
H
X
L
H
X
X或浮动
Qn
L
H
Q0
L
H
Q0
L
H
Q0
Q0
Q0
Q0
L
输出
QCS ＃ QODT ， QCKE
L
L
L
H
Q0
Q0
L
L
L
H
Q0
Q0
H
L
H
H
Q0
Q0
H
L
H
H
Q0
Q0
L
L
L或H
L或H
L或H
L或H
X或浮动
1.0版， 2006年11月25日
第24 4
CY2SSTU32866
RESET
CLK
CLK
G2
H1
J1
LPS0
（内部节点）
D2D3,
22
D5D6,
D8-D25
A3 ， T3
VREF
D
R
CE
CLK
Q
D2D3,
D5D6,
D8D25
D2D3,
D5D6,
D8D25
22
22
22
Q2Q3,
Q5Q6,
Q8Q25
奇偶
发电机
C1
G5
0
D
R
Par_In
G1
Q
CLK
R
1
D
Q
CLK
CE
R
D
Q
CLK
1
0
A2
PPO
D2
QERR
C0
G6
CLK
2Bit
计数器
R
LPS1
（内部节点）
0
D
Q
CLK
1
R
图1.奇偶校验逻辑示意图1 ： 1配置寄存器（正逻辑） C0 = 0 ， C1 = 0
1.0版， 2006年11月25日
第24个5
QQ：2881677436 复制
