CY2PD817
320 - MHz的1 ： 7 PECL到PECL / CMOS缓冲器
特点
DC至320 MHz的操作
50 ps输出，输出偏斜
30 -PS周期间抖动
2.5V电源
LVPECL输入@ 320 MHz的操作
一个LVPECL输出@ 320 MHz的操作
四LVCMOS / LVTTL输出@ 250兆赫/ 160兆赫
两个LVCMOS / LVTTL输出@ 250兆赫/ 80 MHz的
45 ％至55％的输出占空比
输出分频控制
输出使能/禁止控制
工作温度范围： 0 ° C至+ 85°C
24引脚TSSOP
描述
该CY2PD817是低电压的LVPECL至LVPECL和
LVCMOS扇出缓冲器设计用于服务器，数据通讯
阳离子和时钟管理。
该CY2PD817非常适合需要混合differ-应用
无穷区间和单端时钟分配。该器件接受
一个LVPECL输入参考时钟，并提供1 LVPECL
和6 LVCMOS / LVTTL输出时钟。输出是杂色
tioned成三个银行的一个，两个和四个输出端。该
LVPECL输出是输入时钟，而一个缓冲副本
LVCMOS输出是由1 ， 2分，和4.当CLRDIV是
设为高电平时，输出分频器被设置为1。在这种模式下，
最大输入频率被限制为250 MHz。
当OE置高电平时，输出为高阻禁用
状态。
框图
引脚配置
VDD
PCLKI
PCLKI
VSS
VDD
PCLKO
PCLKO
÷ 2, ÷ 1
PCLKO
PCLKO
PCLKI
PCLKI
÷ 4, ÷ 1
的Qa [0：1 ]
QB [0：3 ]
VSS
OE
CLRDIV
OE
VDD
VSS
CLRDIV
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
QA0
QA1
VSS
VDD
QB0
QB1
VSS
VDD
QB2
QB3
VSS
24 TSSOP
赛普拉斯半导体公司
文件编号： 38-07574牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年8月28日
CY2PD817
CY2PD817
引脚说明
[1]
针
2
3
6
7
23, 22
14, 15, 18, 19
12
9
1, 5, 10, 16, 20, 24
4, 8, 11, 13, 17, 21
表1.功能表
控制
CLRDIV
OE
名字
PCLKI
PCLKI
PCLKO
PCLKO
QA[1,0]
QB [3 ：0]的
CLRDIV
OE
VDD
VSS
I / O
我， PD
我， PU / PD
O
O
O
O
我， PD
我， PD
供应
供应
TYPE
LVPECL
LVPECL
LVPECL
LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
地
描述
LVPECL参考时钟输入
LVPECL参考时钟输入
LVPECL时钟输出
LVPECL时钟输出
银行A ， LVCMOS时钟输出
B银行， LVCMOS时钟输出
清除分频器输入。参见功能
表1
输出使能/禁止输入。参见功能
表1
2.5V电源
[2]
共同点
默认
0
0
0
银行A = ÷ 4 ，银行B = ÷ 2
所有输出启用
1
银行A = ÷ 1 ，银行B = 1 ÷
所有输出三态
绝对最大条件
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体
模型）
故障时间
生产测试
实用
相对于V
SS
与或V
DD
应用的
相对于V
SS
LVCMOS输出
LVPECL输出
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
200
–
–65
0
–
–
–
2000
10
条件
分钟。
–0.5
2.375
–0.5
–0.5
马克斯。
3.3
2.625
V
DD
+ 0.5
V
DD
+ 0.5
V
DD
/ 2
V
DD
– 2
–
150
+150
+85
+150
42
105
–
mA
MVP -P
°C
°C
°C
° C / W
° C / W
V
PPM
单位
V
V
V
V
V
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2. 0.1 uF的旁路电容应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将被跟踪的引线电感被取消。
文件编号： 38-07574牧师**
第2 6
CY2PD817
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= 0°C至+ 85°C ）
参数
V
PP
V
CMR
V
IL
V
IH
V
OL
V
OH
V
OL
V
OH
I
IL
I
IH
I
DDQ
I
DD
C
IN
C
OUT
Z
OUT
参数
f
in
V
PP
（AC）的
V
CMR
（AC）的
f
refDC
f
最大
描述
输入电压峰值
输入共模范围
输入电压，低
输入电压，高
输出电压，低
输出电压，高
输出电压，低
[3]
输出电压，高
[3]
输入电流，低
[4]
输入电流，高
[4]
静态电源电流
动态电源电流
输入引脚电容
输出引脚电容
输出阻抗
描述
输入频率
输入电压峰值
输入共模范围
参考输入占空比
输出频率
PCLKO ， PCLKO
B银行， CLRDIV = 0
银行A ， CLRDIV = 0
A银行， B银行， CLRDIV = 1
t
r,
t
f
DC
输出上升/下降时间
20 ％至80％ ， PCLKO ， PCLKO
0.6V至1.8V ， QA ， QB
输出占空比， DC
REF
= 50 ％银行A / B组
LVPECL输出， fmax的< 300兆赫
LVPECL输出， fmax的> 300兆赫
t
SK （ O）
输出至输出扭曲
内银歪斜
班卡到BankB倾斜
PECL输出到所有的银行倾斜
T
PLH
T
PHL
t
QOFF
t
QON
t
JIT （ CC ）
传播延迟
传播延迟
输出禁止时间
输出使能时间
周期到周期抖动
PCLKI到PCLKO
PCLKI到QA / QB
PCLKI到PCLKO
PCLKI到QA / QB
OE到任何输出
OE到任何输出
LVPECL输出
LVTTL输出
条件
PCLKI ， PCLKI
PCLKI ， PCLKI
OE ， CLRDIV
PCLKO ， PCLKO ， 50Ω到V
TT
PCLKO ， PCLKO ， 50Ω到V
TT
I
OL
= 16毫安， QA ， QB
I
OH
= -16毫安， QA ， QB
V
IL
= V
SS
V
IH
= V
DD
V
IN
= 0V ，输出禁用
输出负载@ 250 MHz的
分钟。
250
1.0
–0.30
1.7
0.2
V
DD
– 1.2
–0.3
1.8
–
–
–
–
–
–
–
分钟。
0
–
500
1.2
40
0
0
–
–
200
0.1
45
45
40
–
–
–
–
–
–
–
–
–
–
–
典型值。
–
–
–
–
–
–
–
–
–
–
2.5
250
4
4
25
典型值。
–
–
–
–
–
–
–
–
–
–
–
–
–
–
50
150
200
–
–
–
–
3
3
|30|
–
马克斯。
V
DD
– 1.3
V
DD
– 0.6
0.7
V
DD
+ 0.3
0.8
V
DD
– 0.4
0.6
V
DD
+ 0.3
–20
100
3.5
–
–
–
–
马克斯。
320
250
1000
V
DD
– 0.6
60
320
160
80
250
700
1.2
55
55
60
75
200
250
7
7
7
7
6
6
|75|
|50|
ns
ns
ps
ns
ns
ps
ps
ns
%
mV
V
%
兆赫
单位
mV
V
V
V
V
V
V
V
A
A
mA
mA
pF
pF
单位
兆赫
QA ， QB
条件
CLRDIV = 0
CLRDIV = 1
PCLKI ， PCLKI
PCLKI ， PCLKI
AC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= 0°C至+ 85°C ）
[5, 6]
注意事项：
3.驱动50Ω并行端接的传输线，以V的终止电压
TT
.
4.输入上拉下拉电阻影响输入电流。
5. AC特点，适用于并行输出端接至V
TT
。参数是通过表征保证，不是100 ％测试。
6.交流测试测量和f
in
= 250MHz的在VDD / 2 ，除非另有说明。
文件编号： 38-07574牧师**
第3页6
CY2PD817
ê
Q
TQ 0：N
TQ FF
图5.输出使能/禁止时间
订购信息
产品型号
CY2PD817ZC
CY2PD817ZCT
套餐类型
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
产品流程
商业， 0 ° C至+ 85°C
封装图纸和尺寸
24引脚超薄紧缩小型封装（ 4.40毫米机身） Z24
51-85119-**
本文档中提及的所有产品和公司名称均为其各自所有者的商标。
文件编号： 38-07574牧师**
分页： 5 6
赛普拉斯半导体公司， 2003年是本报告所载的资料如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯半导体公司的产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯半导体公司不授权
故障或故障可合理地预计其产品用于生命支持系统中使用的关键部件，以造成显着的伤害到用户。赛普拉斯的
半导体产品用于生命支持系统中的应用表明厂商应承担因使用的所有风险，并赔偿赛普拉斯由此半导体的一切费用。
CY2PD817
320 - MHz的1 ： 7 PECL到PECL / CMOS缓冲器
特点
DC至320 MHz的操作
50 ps输出，输出偏斜
30 -PS周期间抖动
2.5V电源
LVPECL输入@ 320 MHz的操作
一个LVPECL输出@ 320 MHz的操作
四LVCMOS / LVTTL输出@ 250兆赫/ 160兆赫
两个LVCMOS / LVTTL输出@ 250兆赫/ 80 MHz的
45 ％至55％的输出占空比
输出分频控制
输出使能/禁止控制
工作温度范围： 0 ° C至+ 85°C
24引脚TSSOP
描述
该CY2PD817是低电压的LVPECL至LVPECL和
LVCMOS扇出缓冲器设计用于服务器，数据通讯
阳离子和时钟管理。
该CY2PD817非常适合需要混合differ-应用
无穷区间和单端时钟分配。该器件接受
一个LVPECL输入参考时钟，并提供1 LVPECL
和6 LVCMOS / LVTTL输出时钟。输出是杂色
tioned成三个银行的一个，两个和四个输出端。该
LVPECL输出是输入时钟，而一个缓冲副本
LVCMOS输出是由1 ， 2分，和4.当CLRDIV是
设为高电平时，输出分频器被设置为1。在这种模式下，
最大输入频率被限制为250 MHz。
当OE置高电平时，输出为高阻禁用
状态。
框图
引脚配置
VDD
PCLKI
PCLKI
VSS
VDD
PCLKO
PCLKO
÷ 2, ÷ 1
PCLKO
PCLKO
PCLKI
PCLKI
÷ 4, ÷ 1
的Qa [0：1 ]
QB [0：3 ]
VSS
OE
CLRDIV
OE
VDD
VSS
CLRDIV
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
QA0
QA1
VSS
VDD
QB0
QB1
VSS
VDD
QB2
QB3
VSS
24 TSSOP
赛普拉斯半导体公司
文件编号： 38-07574牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年8月28日
CY2PD817
CY2PD817
引脚说明
[1]
针
2
3
6
7
23, 22
14, 15, 18, 19
12
9
1, 5, 10, 16, 20, 24
4, 8, 11, 13, 17, 21
表1.功能表
控制
CLRDIV
OE
名字
PCLKI
PCLKI
PCLKO
PCLKO
QA[1,0]
QB [3 ：0]的
CLRDIV
OE
VDD
VSS
I / O
我， PD
我， PU / PD
O
O
O
O
我， PD
我， PD
供应
供应
TYPE
LVPECL
LVPECL
LVPECL
LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
地
描述
LVPECL参考时钟输入
LVPECL参考时钟输入
LVPECL时钟输出
LVPECL时钟输出
银行A ， LVCMOS时钟输出
B银行， LVCMOS时钟输出
清除分频器输入。参见功能
表1
输出使能/禁止输入。参见功能
表1
2.5V电源
[2]
共同点
默认
0
0
0
银行A = ÷ 4 ，银行B = ÷ 2
所有输出启用
1
银行A = ÷ 1 ，银行B = 1 ÷
所有输出三态
绝对最大条件
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体
模型）
故障时间
生产测试
实用
相对于V
SS
与或V
DD
应用的
相对于V
SS
LVCMOS输出
LVPECL输出
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
200
–
–65
0
–
–
–
2000
10
条件
分钟。
–0.5
2.375
–0.5
–0.5
马克斯。
3.3
2.625
V
DD
+ 0.5
V
DD
+ 0.5
V
DD
/ 2
V
DD
– 2
–
150
+150
+85
+150
42
105
–
mA
MVP -P
°C
°C
°C
° C / W
° C / W
V
PPM
单位
V
V
V
V
V
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2. 0.1 uF的旁路电容应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将被跟踪的引线电感被取消。
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第2 6
CY2PD817
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= 0°C至+ 85°C ）
参数
V
PP
V
CMR
V
IL
V
IH
V
OL
V
OH
V
OL
V
OH
I
IL
I
IH
I
DDQ
I
DD
C
IN
C
OUT
Z
OUT
参数
f
in
V
PP
（AC）的
V
CMR
（AC）的
f
refDC
f
最大
描述
输入电压峰值
输入共模范围
输入电压，低
输入电压，高
输出电压，低
输出电压，高
输出电压，低
[3]
输出电压，高
[3]
输入电流，低
[4]
输入电流，高
[4]
静态电源电流
动态电源电流
输入引脚电容
输出引脚电容
输出阻抗
描述
输入频率
输入电压峰值
输入共模范围
参考输入占空比
输出频率
PCLKO ， PCLKO
B银行， CLRDIV = 0
银行A ， CLRDIV = 0
A银行， B银行， CLRDIV = 1
t
r,
t
f
DC
输出上升/下降时间
20 ％至80％ ， PCLKO ， PCLKO
0.6V至1.8V ， QA ， QB
输出占空比， DC
REF
= 50 ％银行A / B组
LVPECL输出， fmax的< 300兆赫
LVPECL输出， fmax的> 300兆赫
t
SK （ O）
输出至输出扭曲
内银歪斜
班卡到BankB倾斜
PECL输出到所有的银行倾斜
T
PLH
T
PHL
t
QOFF
t
QON
t
JIT （ CC ）
传播延迟
传播延迟
输出禁止时间
输出使能时间
周期到周期抖动
PCLKI到PCLKO
PCLKI到QA / QB
PCLKI到PCLKO
PCLKI到QA / QB
OE到任何输出
OE到任何输出
LVPECL输出
LVTTL输出
条件
PCLKI ， PCLKI
PCLKI ， PCLKI
OE ， CLRDIV
PCLKO ， PCLKO ， 50Ω到V
TT
PCLKO ， PCLKO ， 50Ω到V
TT
I
OL
= 16毫安， QA ， QB
I
OH
= -16毫安， QA ， QB
V
IL
= V
SS
V
IH
= V
DD
V
IN
= 0V ，输出禁用
输出负载@ 250 MHz的
分钟。
250
1.0
–0.30
1.7
0.2
V
DD
– 1.2
–0.3
1.8
–
–
–
–
–
–
–
分钟。
0
–
500
1.2
40
0
0
–
–
200
0.1
45
45
40
–
–
–
–
–
–
–
–
–
–
–
典型值。
–
–
–
–
–
–
–
–
–
–
2.5
250
4
4
25
典型值。
–
–
–
–
–
–
–
–
–
–
–
–
–
–
50
150
200
–
–
–
–
3
3
|30|
–
马克斯。
V
DD
– 1.3
V
DD
– 0.6
0.7
V
DD
+ 0.3
0.8
V
DD
– 0.4
0.6
V
DD
+ 0.3
–20
100
3.5
–
–
–
–
马克斯。
320
250
1000
V
DD
– 0.6
60
320
160
80
250
700
1.2
55
55
60
75
200
250
7
7
7
7
6
6
|75|
|50|
ns
ns
ps
ns
ns
ps
ps
ns
%
mV
V
%
兆赫
单位
mV
V
V
V
V
V
V
V
A
A
mA
mA
pF
pF
单位
兆赫
QA ， QB
条件
CLRDIV = 0
CLRDIV = 1
PCLKI ， PCLKI
PCLKI ， PCLKI
AC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= 0°C至+ 85°C ）
[5, 6]
注意事项：
3.驱动50Ω并行端接的传输线，以V的终止电压
TT
.
4.输入上拉下拉电阻影响输入电流。
5. AC特点，适用于并行输出端接至V
TT
。参数是通过表征保证，不是100 ％测试。
6.交流测试测量和f
in
= 250MHz的在VDD / 2 ，除非另有说明。
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第3页6
CY2PD817
ê
Q
TQ 0：N
TQ FF
图5.输出使能/禁止时间
订购信息
产品型号
CY2PD817ZC
CY2PD817ZCT
套餐类型
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
产品流程
商业， 0 ° C至+ 85°C
封装图纸和尺寸
24引脚超薄紧缩小型封装（ 4.40毫米机身） Z24
51-85119-**
本文档中提及的所有产品和公司名称均为其各自所有者的商标。
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比电路体现在赛普拉斯半导体公司的产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯半导体公司不授权
故障或故障可合理地预计其产品用于生命支持系统中使用的关键部件，以造成显着的伤害到用户。赛普拉斯的
半导体产品用于生命支持系统中的应用表明厂商应承担因使用的所有风险，并赔偿赛普拉斯由此半导体的一切费用。
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