FastEdge 系列
CY2DP3120
1:20差分时钟/数据扇出缓冲器
特点
二十ECL / PECL差分输出
一个ECL / PECL兼容差分或单端
时钟输入
一个兼容HSTL差分或单端时钟
输入
热插拔/ -insertable
50 ps的输出至输出扭曲
150 ps的设备到设备的歪斜
500 ps的传播延迟（典型值）
1.4 ps的RMS周期抖动（最大）
1.5 GHz的操作（ 2.7 GHz的最大切换频率）
PECL模式电源电压范围： V
CC
= 2.5V ±5％至3.3V ± 5％的
随着V
EE
= 0V
ECL模式电源电压范围： V
E E
= -2.5V ±5％至-3.3V ± 5％的
随着V
CC
= 0V
工业级温度范围： -40 ° C至85°C
52引脚1.4毫米TQFP封装
温度补偿像100K ECL
与MC100ES6221 引脚兼容
功能说明
该CY2DP3120是一个低偏移，低传播延迟1至20
差动扇出缓冲器旨在满足的要求
高性能的时钟和数据分发应用程序。该
装置上的SiGe技术实现，并具有充分
被优化以实现差分内部构架
低信号偏斜以高达1.5GHz的工作频率。
该器件是多两个差分输入通道
在内部路开关连接。这MUX是由CLK_SEL引脚控制。
该CY2DP3120可能不仅作为一个差分时钟
缓冲液也可作为信号电平转换器和扇出上
ECL / PECL信号， 20 ECL / PECL差分负载。一
外部偏置销， VBB ，提供了一种用于此目的。在这样的
应用， VBB引脚应连接到任何一个
在CLKA ＃或＃ CLKB输入和旁路通过接地
0.01 μF电容。传统上，在电致化学发光，它是用来提供
参考电平给一个接收单端输入端，可能
具有不同的自偏压点。
由于CY2DP3120引入可忽略抖动的定时
预算，它是用于分配高频的理想选择，
在整个背架和板高精度时钟
通信系统。此外，先进的电路
设计方案中，例如内部温度补偿，
确保CY2DP3120提供一致的性能
在不同的平台。
框图
引脚配置
VCC
CLKA
CLKA ＃
VCC
VCC
CLK_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
39
1
38
2
37
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
VCC
Q0#
Q1#
Q2#
Q3#
Q4#
Q5#
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q6#
Q7
Q7#
Q8
Q8#
Q9
Q9#
Q10
Q10#
Q11
Q11#
VCC
Q0
Q 0#
VEE
CLKA
CLKA ＃
VBB
CLKB
CLKB ＃
VEE
Q19#
Q19
Q18#
Q18
VCC
CLKB
CLKB ＃
Q 19
Q 19#
VBB
VEE
CLK_SEL
CY2DP3120
13
27
14 15 16 17 18 19 20 21 22 23 24 25 26
VCC
Q17
Q16
Q15
Q14
Q13
Q17#
Q16#
Q15#
Q14#
Q13#
Q12#
Q12
VEE
赛普拉斯半导体公司
文件编号： 38-07514牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月28日
FastEdge 系列
CY2DP3120
引脚德网络nitions
[1, 2, 3]
针
3
4
6
5
7
8
9
1,2,14,27,40
名字
CLKA ，
VBB
[3]
CLKA ＃
CLKB ，
CLKB ＃
VEE
[2]
VCC
I / O
我， PD
O
我， PD
-PWR
PWR +
O
TYPE
ECL / PECL / HSTL
输入时钟选择
ECL / PECL
BIAS
HSTL
动力
动力
ECL / PECL
差分输入时钟
参考电压输出
差分输入时钟
备用差分输入时钟
备用差分输入时钟
负电源
正电源
真正的输出
描述
CLK_SEL我， PD
我， PD / PU ECL / PECL
我， PD / PU HSTL
52,50,48,46,44,42,39,37, Q(0:19)
35,33,31,29,26,24,22,20,
18,16,13,11
51,49,47,45,43,41,38,36 ，Q ＃ （ 0:19 ）O
34,32,30,28,25,23,21,19,
17,15,12,10
表1中。
控制
CLK_SEL
0
1
ECL / PECL
互补输出
手术
CLKA ， CLKA ＃输入对处于活动状态（默认状态，没有连接到引脚）
CLKA可以驱动用ECL-或PECL兼容的信号与相应的电源配置
CLKB ， CLKB ＃输入对处于活动状态。
CLKB可以驱动与各自的电源配置的HSTL兼容的信号
管理机构
下列机构提供规范适用于
CY2DP3120 。该机构名称及有关的规范
在下面列出的
表2中。
表2中。
机构名称
JEDEC
规范
JESD 020B （ MSL ）
JESD 51 （西塔JA ）
JESD 8-2 （ ECL）的
JESD 65 -B （偏移，抖动）
883E方法1012.1 （热的Theta JC ）
军规
注意事项：
1.在I / O列，下面的符号用于：我的输入，O的输出， PD为下拉菜单中， PU为上拉，并为PWR电源
2.在电致化学发光模式（负电源模式），V
EE
要么是-3.3V和-2.5V和V
CC
连接到GND （0V）。在PECL电模式（正电源模式） ，
V
EE
连接到GND （0V）和V
CC
或者是+ 3.3V或+ 2.5V 。在这两种模式中，输入和输出电平为参考，以最积极的电源（V
CC
)
而且V之间
CC
和V
EE
.
3. V
BB
可以用于单端偏置模式| 3.3V |用品（未| 2.5V | ） 。
文件编号： 38-07514牧师* C
第2 9
FastEdge 系列
CY2DP3120
绝对最大额定值
参数
V
CC
V
EE
T
S
T
J
ESD
h
M
SL
描述
正电源电压
负电源电压
温度，贮藏
温度，结
ESD保护
湿度敏感度等级
组装模具
条件
非官能
非官能
非官能
非官能
人体模型
2000
3
50
分钟。
–0.3
-4.6
–65
马克斯。
4.6
0.3
+150
150
单位
V
V
°C
°C
V
不适用
门
门数二手盖茨总数
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
工作条件
参数
I
BB
LU
I
T
A
Jc
Ja
I
EE
C
IN
L
IN
V
IN
V
TT
V
OUT
I
IN
描述
输出电流参考
闭锁抗扰度
温度，工作环境
耗散，结到外壳
耗散，结到环境
最大静态电源电流
输入引脚电容
引脚电感
输入电压
输出端接电压
输出电压
输入电流（ ECL ， PECL和
HSTL ）
[7]
相对于V
CC[6]
相对于V
CC[6]
相对于V
CC
[6]
条件
相对于V
BB
功能，典型的
实用
实用
实用
V
EE
针
分钟。
100
–40
22
[4]
60
[4]
马克斯。
|200|
+85
单位
uA
mA
°C
° C / W
° C / W
250
[5]
3
1
–0.3
–0.3
V
CC
+ 0.3
V
CC
– 2
V
CC
+ 0.3
l150l
mA
pF
nH
V
V
V
uA
V
IN
= V
IL
或V
IN
= V
IH
PECL / HSTL DC电气规格
参数
V
CC
V
CMR
V
X
V
OH
V
OL
V
IH
V
IL
V
BB[3]
描述
工作电压
PECL输入差分交叉点
电压
[8]
条件
2.5V ± 5%, V
EE
= 0.0V
3.3V ± 5%, V
EE
= 0.0V
微分运算
分钟。
2.375
3.135
1.2
0.68
V
CC
– 1.25
V
CC
– 1.995
V
CC
–1.995
V
CC
– 1.165
V
CC
– 1.945
[11]
V
CC
– 1.620
马克斯。
2.625
3.465
V
CC
0.9
V
CC
– 0.7
V
CC
– 1.5
V
CC
– 1.3
V
CC
– 0.880
[11]
V
CC
– 1.625
V
CC
– 1.220
单位
V
V
V
V
V
V
V
V
V
V
HSTL输入差分交叉点电压标准负载差
AGE
[9]
手术
输出高电压
输出低电压
V
CC
= 3.3V ± 5%
V
CC
= 2.5V ± 5%
输入电压，高
输入电压，低
输出参考电压
I
OH
= -30毫安
[10]
I
OL
= –5
mA
[10]
单端工作
单端工作
相对于V
CC[6]
注意事项：
4.西塔JA EIA JEDEC 51测试板条件（典型值） ;西塔JC 883E方法1012.1
5.功率计算： V
CC
* I
EE
+0.5 (I
OH
+ I
OL
) (V
OH
– V
OL
） （使用差分输出数） ;我
EE
不包括当前去片外。
6.其中V
CC
为3.3V ±5％或2.5V ± 5％的
7.输入具有内部上拉/下拉或偏置影响输入电流的电阻。
8.请参考图1
9. V
X
交流（AC）是差分HSTL输入信号的交叉点。当交叉点是V内获得正常交流操作
X
（AC）的范围内与输入
摆在于内伏
DIF
（ AC）特定连接的阳离子。违反第五
X
交流（AC）或V
DIF
（AC）的影响，该装置的传播延迟，设备和部件到部件歪斜。参照图2 。
10.相当于给VTT终止为50Ω 。我
OHmin
=(V
OHmin
-V
TT
)/50; I
OHMAX
=(V
OHMAX
-V
TT
)/50; I
OLMIN
=(V
OLMIN
-V
TT
)/50; I
OLmax
=(V
OLmax
-V
TT
)/50;
11. V
IL
将向下运行到V
EE
; V
IH
在高达V
CC
文件编号： 38-07514牧师* C
第3 9
FastEdge 系列
CY2DP3120
ECL DC电气规格
参数
V
EE
V
CMR
V
OH
V
OL
V
IH
V
IL
V
BB[3]
描述
负电源
ECL输入差分交叉点
电压
[8]
输出高电压
输出低电压
V
EE
= –3.3V ± 5%
V
EE
= –2.5V ± 5%
输入电压，高
输入电压，低
输出参考电压
条件
–2.5V ± 5%, V
CC
= 0.0V
–3.3V ± 5%, V
CC
= 0.0V
微分运算
I
OH
= -30毫安
[10]
I
OL
= –5
mA
[10]
分钟。
–2.625
–3.465
V
EE
+ 1.2
–1.25
–1.995
–1.995
–1.165
–1.945
[11]
– 1.620
马克斯。
–2.375
–3.135
0V
–0.7
–1.5
–1.3
–0.880
[11]
–1.625
– 1.220
单位
V
V
V
V
V
V
V
单端工作
单端工作
AC电气规格
参数
V
PP
F
CLK
T
PD
V
DIF
Vo
V
CMRO
TSK
(0)
TSK
(PP)
T
每
TSK
(P)
T
R
,T
F
描述
输入频率
传播延迟CLKA或CLKB到
输出对
HSTL差分输入电压
[12]
输出电压（峰 - 峰值;见
图3）
输出共模电压范围
（典型值）
输出至输出扭曲
部分到部分输出偏移
输出周期抖动（ RMS）
[14]
输出脉冲偏斜
[]
条件
50 ％占空比标准负载
660兆赫
[13]
占空比标准负载
微分运算
＆ LT ; 1 GHz的
分钟。
0.1
400
0.4
0.375
马克斯。
1.3
1.5
750
1.9
–
单位
V
GHz的
ps
V
V
V
ECL / PECL差分输入电压
[8]
微分运算
V
CC
– 1.425
660兆赫
[13]
见图3
660兆赫
[13]
660兆赫
[13]
660兆赫
[13]
–
–
–
–
0.08
50
150
1.4
50
0.3
ps
ps
ps
ps
ns
见图3
输出上升/下降时间（见
图3）
660 MHz的50 ％占空比
差是20 ％至80％
注意事项：
12. V
DIF
交流（AC）是维持AC特性包括tkpd和设备到设备偏斜所需的最小差分HSTL输入电压摆动
13. 50％的占空比;标准负载;差异化经营
14.对于3.3V电源。通过抖动使用至少10,000安捷伦8133A脉冲发生器与8500A力科的WaveMaster示波器测量差异
数据点
输出脉冲歪斜是传播延迟时间的差的绝对值： |吨
PLH
– t
PHL
|.
文件编号： 38-07514牧师* C
第4页第9
FastEdge 系列
CY2DP3120
时序定义
VCC
VCM R M AX = VCC
V IH
VPP
V P P RA N G - é
0 .1 V - 1 .3 V
VCM
V IL
V C M R M中= V E E + 1 。 2
VEE
图1. PECL / ECL输入波形的定义
VCC
V C C = 3.3 V
V IH
V X米X = 0 0.9 V
V·D IF
V IL
V·D IF = > =
在0 0.4 V M
VX
VEE
V E E = 0 0.0 V
V X M在= 0 0.6 8
图2.差分HSTL输入波形的定义
TR ， TF ，
2 0 -8 0 %
VO
图3. ECL / LVPECL输出
在P ü吨
C罗C k的
V P P
T P上L H ，
牛逼P（D）
ü TP ü吨
C罗C k的
吨P H L
V
TS K（ O）
一个N 2 O前作
ü TP ü吨
C罗C k的
图4.传输延迟（T
PD
） ，输出脉冲偏斜（ |吨
PLH
-t
PHL
| ） ，并输出至输出偏斜（T
SK （ O）
)
为CLKA或CLKB到输出对， PECL / ECL到PECL / ECL
文件编号： 38-07514牧师* C
第5 9
QQ：2880707522 复制
