CY2DL1504
1 ： 4 LVDS差分扇出缓冲器
带有可选的时钟输入
特点
■
功能说明
该CY2DL1504是一款超低噪声，低偏移，
低传播延迟1 ： 4差分LVDS扇出缓冲器
有针对性地满足高速时钟的要求
分发应用。该CY2DL1504可以进行选择
LVPECL或LVDS输入使用IN_SEL引脚的时钟对。该
同步时钟使能功能可确保无干扰的输出
在启用和禁用时间过渡。输出使能
功能允许输出被异步驱动到
高阻抗状态。该装置具有一个全差分内部
被优化，以达到低附加抖动架构和
低偏移以高达1.5GHz的工作频率。
低电压正射极耦合逻辑之间的选择
（ LVPECL ）或低压差分信号（ LVDS ）输入对
分配到四个LVDS输出的双
30 ps的最大输出至输出偏斜
480 - ps的最大传播延迟
0.11 ps的最大附加RMS在156.25 MHz的相位抖动
（12千赫至20兆赫的偏移）
高达1.5GHz的操作
输出使能和同步时钟使能功能
20引脚超薄紧缩小型封装（ TSSOP ）
2.5 V或3.3 V工作电压
[1]
商用和工业温度范围
■
■
■
■
■
■
■
■
逻辑框图
V
DD
V
SS
Q0
Q0#
IN0
IN0#
IN1
IN1#
Q2
Q2#
IN_SEL
R
P
V
DD
R
P
Q1
Q1#
Q
D
Q3
Q3#
CLK_EN
V
DD
R
P
OE
记
1.输入交流耦合电容所需要的电压转换应用。
赛普拉斯半导体公司
文件编号： 001-56312修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年3月29日
[+ ]反馈
CY2DL1504
目录
引脚排列................................................. ............................... 3
绝对最大额定值............................................ 4
工作条件................................................ 4 .......
DC电气规格............................................ 5
AC电气规格............................................ 6
订购信息................................................ ........ 9
订购代码定义............................................. 9
包图................................................ ............ 10
与缩略语................................................. ....................... 11
文档约定................................................ 。
文档历史记录页............................................... ..
销售，解决方案和法律信息......................
全球销售和设计支持.......................
产品................................................. ...................
的PSoC解决方案................................................ .........
11
12
14
14
14
14
文件编号： 001-56312修订版* F
第14页2
[+ ]反馈
CY2DL1504
引脚
图1.引脚图 - CY2DL1504 20引脚TSSOP封装
V
SS
CLK_EN
IN_SEL
IN0
IN0#
IN1
IN1#
OE
V
SS
V
DD
1
2
3
4
5
6
7
8
9
10
20
19
18
Q0
Q0#
V
DD
Q1
Q1#
Q2
Q2#
V
SS
Q3
Q3#
CY2DL1504
17
16
15
14
13
12
11
表1.引脚定义
PIN号
1,9,13
2
引脚名称
V
SS
CLK_EN
输入
PIN TYPE
动力
地
同步时钟使能。低电压的互补金属氧化物
半导体（ LVCMOS ） /低压晶体管 - 晶体管逻辑（ LVTTL ） ;
当CLK_EN =低， Q（ 0 ： 3 ）输出保持低电平， Q（ 0 ： 3 ） ＃输出
举高
输入时钟选择引脚。 LVCMOS / LVTTL ;
当IN_SEL =低时， IN0 / IN0 ＃差分输入对活跃
当IN_SEL =高时， IN1 / IN1 ＃差分输入对活跃
LVDS输入时钟。主动当IN_SEL =低
LVDS互补的输入时钟。主动当IN_SEL =低
LVPECL输入时钟。主动当IN_SEL =高
LVPECL互补的输入时钟。主动当IN_SEL =高
输出使能。 LVCMOS / LVTTL ;
当OE =低， Q（ 0 ： 3 ）和Q （ 0 ： 3 ） ＃输出被禁止（见我
OZ
)
电源
LVDS互补输出时钟
LVDS输出时钟
描述
3
IN_SEL
输入
4
5
6
7
8
10,18
11,14,16,19
12,15,17,20
IN0
IN0#
IN1
IN1#
OE
V
DD
Q(0:3)#
Q(0:3)
输入
输入
输入
输入
输入
动力
产量
产量
文件编号： 001-56312修订版* F
第14页3
[+ ]反馈
CY2DL1504
绝对最大额定值
参数
V
DD
V
IN[2]
V
OUT[2]
T
S
ESD
HBM
L
U
UL–94
MSL
电源电压
输入电压，相到V
SS
直流输出或I / O电压，相对于V
SS
储存温度
静电放电（ ESD）保护
（人体模型）
闭锁
可燃性等级
湿度敏感度等级
在1/8 。
描述
条件
无功能
无功能
无功能
无功能
JEDEC STD 22 - A114 -B
民
–0.5
–0.5
–0.5
–55
2000
最大
4.6
较小的4.0
或V
DD
+ 0.4
较小的4.0
或V
DD
+ 0.4
150
–
单位
V
V
V
°C
V
达到或超过JEDEC规格
JESD78B IC闩锁测试
V–0
3
工作条件
参数
V
DD
T
A
t
PU
电源电压
工作环境温度
电源斜坡时间
描述
条件
2.5 V电源
3.3 V电源
广告
产业
电时间为V
DD
to
达到最低规定
电压。
（功率坡道必须是
单调）
民
2.375
3.135
0
–40
0.05
最大
2.625
3.465
70
85
500
单位
V
V
°C
°C
ms
记
2.任何I / O引脚上的电压不能超过电期间的电源引脚。不需要电源排序。
文件编号： 001-56312修订版* F
第14页4
[+ ]反馈
CY2DL1504
DC电气规格
(V
DD
= 3.3V ±5％或2.5 V ±5％ ;牛逼
A
= 0 ° C至70 ° C（商业）或-40 ° C至85°C （工业级） ）
参数
I
DD
V
IH1
描述
工作电源电流
输入高电压，
LVDS和LVPECL输入时钟，
IN0 ， ＃ IN0 ， IN1和IN1 ＃
输入低电压，
LVDS和LVPECL输入时钟，
IN0 ， ＃ IN0 ， IN1和IN1 ＃
输入高电压，
CLK_EN ， IN_SEL和OE
输入低电压，
CLK_EN ， IN_SEL和OE
输入高电压，
CLK_EN ， IN_SEL和OE
输入低电压，
CLK_EN ， IN_SEL和OE
LVDS的输入差分幅度
LVPECL差分输入幅度
输入共模电压
输入大电流，所有输入
低输入电流，所有输入
V
DD
= 3.3 V
V
DD
= 3.3 V
V
DD
= 2.5 V
V
DD
= 2.5 V
SEE
科幻gure 3
第7页
SEE
科幻gure 3
第7页
SEE
科幻gure 3
第7页
输入= V
DD[6]
INPUT =
V
SS[6]
条件
终止的负载都LVDS输出
100
Ω
[3, 4]
民
–
–
最大
61
V
DD
+ 0.3
单位
mA
V
V
IL1
–0.3
–
V
V
IH2
V
IL2
V
IH3
V
IL3
V
ID_LVDS[5]
V
ID_LVPECL[5]
V
ICM
I
IH
I
IL
V
PP
V
OCM
ΔV
OCM
I
OZ
R
P
2.0
–0.3
1.7
–0.3
0.4
0.4
0.5
–
–150
250
1.125
–
–15
60
V
DD
+ 0.3
0.8
V
DD
+ 0.3
0.7
0.8
1.0
V
DD
– 0.2
150
–
470
1.375
50
15
165
V
V
V
V
V
V
V
μA
μA
mV
V
mV
μA
kΩ
LVDS差分输出电压的峰值V
DD
= 3.3 V或2.5 V ，
到山顶，单端
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
常见的LVDS差分输出
电压模式
改变V
OCM
间
互补输出国家
输出漏电流
V
DD
= 3.3 V或2.5 V ，
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
V
DD
= 3.3 V或2.5 V ，
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
OE = V
SS,
V
OUT
= 0.75V – 1.75V
内部上拉/下拉电阻， CLK_EN有上拉只
LVCMOS逻辑输入
IN_SEL有下拉只
OE有上拉只
输入电容
测量在10 MHz ;每个引脚
C
IN
–
3
pF
笔记
3.参考
图2
第7页。
4. I
DD
包括在输出端接电阻外部电流消耗。
5. V
ID
最低400 mV的要求，以满足所有输出AC电气规格。该设备的功能与V
ID
最小值大于200毫伏。
6.正向电流流入输入引脚，负电流流出输入引脚。
7.请参阅
图4
第7页。
文件编号： 001-56312修订版* F
第14页5
[+ ]反馈
CY2DL1504
1 ： 4 LVDS差分扇出缓冲器
带有可选的时钟输入
特点
■
功能说明
该CY2DL1504是一款超低噪声，低偏移，
低传播延迟1 ： 4差分LVDS扇出缓冲器
有针对性地满足高速时钟的要求
分发应用。该CY2DL1504可以进行选择
LVPECL或LVDS输入使用IN_SEL引脚的时钟对。该
同步时钟使能功能可确保无干扰的输出
在启用和禁用时间过渡。输出使能
功能允许输出被异步驱动到
高阻抗状态。该装置具有一个全差分内部
被优化，以达到低附加抖动架构和
低偏移以高达1.5GHz的工作频率。
低电压正射极耦合逻辑之间的选择
（ LVPECL ）或低压差分信号（ LVDS ）输入对
分配到四个LVDS输出的双
30 ps的最大输出至输出偏斜
480 - ps的最大传播延迟
0.11 ps的最大附加RMS在156.25 MHz的相位抖动
（12千赫至20兆赫的偏移）
高达1.5GHz的操作
输出使能和同步时钟使能功能
20引脚超薄紧缩小型封装（ TSSOP ）
2.5 V或3.3 V工作电压
[1]
商用和工业温度范围
■
■
■
■
■
■
■
■
逻辑框图
V
DD
V
SS
Q0
Q0#
IN0
IN0#
IN1
IN1#
Q2
Q2#
IN_SEL
100k
V
DD
100k
Q1
Q1#
Q
D
Q3
Q3#
CLK_EN
V
DD
100k
OE
记
1.输入交流耦合电容所需要的电压转换应用。
赛普拉斯半导体公司
文件编号： 001-56312修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月25日
[+ ]反馈
CY2DL1504
目录
引脚排列................................................. ............................... 3
绝对最大额定值............................................ 4
工作条件................................................ 4 .......
DC电气规格............................................ 5
AC电气规格............................................ 6
订购信息................................................ ...... 10
订购代码定义........................................... 10
包图................................................ ............ 11
与缩略语................................................. ....................... 12
文档约定................................................ 12
文档历史记录页............................................... .. 13
销售，解决方案和法律信息...................... 15
全球销售和设计支持....................... 15
产品................................................. ................... 15
的PSoC解决方案................................................ ......... 15
文件编号： 001-56312修订版* E
分页： 15 2
[+ ]反馈
CY2DL1504
引脚
图1.引脚图 - CY2DL1504 20引脚TSSOP封装
V
SS
CLK_EN
IN_SEL
IN0
IN0#
IN1
IN1#
OE
V
SS
V
DD
1
2
3
4
5
6
7
8
9
10
20
19
18
Q0
Q0#
V
DD
Q1
Q1#
Q2
Q2#
V
SS
Q3
Q3#
CY2DL1504
17
16
15
14
13
12
11
表1.引脚定义
PIN号
1,9,13
2
引脚名称
V
SS
CLK_EN
输入
PIN TYPE
动力
地
同步时钟使能。低电压的互补金属氧化物
半导体（ LVCMOS ） /低压晶体管 - 晶体管逻辑（ LVTTL ） ;
当CLK_EN =低， Q（ 0 ： 3 ）输出保持低电平， Q（ 0 ： 3 ） ＃输出
举高
输入时钟选择引脚。 LVCMOS / LVTTL ;
当IN_SEL =低时， IN0 / IN0 ＃差分输入对活跃
当IN_SEL =高时， IN1 / IN1 ＃差分输入对活跃
LVDS输入时钟。主动当IN_SEL =低
LVDS互补的输入时钟。主动当IN_SEL =低
LVPECL输入时钟。主动当IN_SEL =高
LVPECL互补的输入时钟。主动当IN_SEL =高
输出使能。 LVCMOS / LVTTL ;
当OE =低， Q（ 0 ： 3 ）和Q （ 0 ： 3 ） ＃输出被禁止（见我
OZ
)
电源
LVDS互补输出时钟
LVDS输出时钟
描述
3
IN_SEL
输入
4
5
6
7
8
10,18
11,14,16,19
12,15,17,20
IN0
IN0#
IN1
IN1#
OE
V
DD
Q(0:3)#
Q(0:3)
输入
输入
输入
输入
输入
动力
产量
产量
文件编号： 001-56312修订版* E
第15 3
[+ ]反馈
CY2DL1504
绝对最大额定值
参数
V
DD
V
IN[2]
V
OUT[2]
T
S
ESD
HBM
L
U
UL–94
MSL
电源电压
输入电压，相到V
SS
直流输出或I / O电压，相对于V
SS
储存温度
静电放电（ ESD）保护
（人体模型）
闭锁
可燃性等级
湿度敏感度等级
在1/8 。
描述
条件
无功能
无功能
无功能
无功能
JEDEC STD 22 - A114 -B
民
–0.5
–0.5
–0.5
–55
2000
最大
4.6
较小的4.0
或V
DD
+ 0.4
较小的4.0
或V
DD
+ 0.4
150
–
单位
V
V
V
°C
V
达到或超过JEDEC规格
JESD78B IC闭锁测试
V–0
3
工作条件
参数
V
DD
T
A
t
PU
电源电压
工作环境温度
电源斜坡时间
描述
条件
2.5 V电源
3.3 V电源
广告
产业
电时间为V
DD
到达
最小额定电压。
（功率坡道必须是单调）
民
2.375
3.135
0
–40
0.05
最大
2.625
3.465
70
85
500
单位
V
V
°C
°C
ms
记
2.任何I / O引脚上的电压不能超过电期间的电源引脚。不需要电源排序。
文件编号： 001-56312修订版* E
第15 4
[+ ]反馈
CY2DL1504
DC电气规格
(V
DD
= 3.3V ±5％或2.5 V ±5％ ;牛逼
A
= 0 ° C至70 ° C（商业）或-40 ° C至85°C （工业级） ）
参数
I
DD
V
IH1
描述
工作电源电流
输入高电压，
LVDS和LVPECL输入时钟，
IN0 ， ＃ IN0 ， IN1和IN1 ＃
输入低电压，
LVDS和LVPECL输入时钟，
IN0 ， ＃ IN0 ， IN1和IN1 ＃
输入高电压，
CLK_EN ， IN_SEL和OE
输入低电压，
CLK_EN ， IN_SEL和OE
输入高电压，
CLK_EN ， IN_SEL和OE
输入低电压，
CLK_EN ， IN_SEL和OE
LVDS的输入差分幅度
LVPECL差分输入幅度
输入共模电压
输入大电流，所有输入
低输入电流，所有输入
V
DD
= 3.3 V
V
DD
= 3.3 V
V
DD
= 2.5 V
V
DD
= 2.5 V
SEE
科幻gure 3
第7页
SEE
科幻gure 3
第7页
SEE
科幻gure 3
第7页
输入= V
DD[6]
INPUT =
V
SS[6]
条件
终止的负载都LVDS输出
100
Ω
[3, 4]
民
–
–
最大
61
V
DD
+ 0.3
单位
mA
V
V
IL1
–0.3
–
V
V
IH2
V
IL2
V
IH3
V
IL3
V
ID_LVDS[5]
V
ID_LVPECL[5]
V
ICM
I
IH
I
IL
V
PP
V
OCM
ΔV
OCM
I
OZ
R
P
2.0
–0.3
1.7
–0.3
0.4
0.4
0.5
–
–150
250
1.125
–
–15
60
V
DD
+ 0.3
0.8
V
DD
+ 0.3
0.7
0.8
1.0
V
DD
– 0.2
150
–
470
1.375
50
15
140
V
V
V
V
V
V
V
μA
μA
mV
V
mV
μA
kΩ
LVDS差分输出电压的峰值V
DD
= 3.3 V或2.5 V ，
到山顶，单端
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
常见的LVDS差分输出
电压模式
改变V
OCM
间
互补输出国家
输出漏电流
V
DD
= 3.3 V或2.5 V ，
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
V
DD
= 3.3 V或2.5 V ，
R
TERM
= 100
Ω
Q和Q ＃对之间
[3, 7]
OE = V
SS,
V
OUT
= 0.75V – 1.75V
内部上拉/下拉电阻， CLK_EN有上拉只
LVCMOS逻辑输入
IN_SEL有下拉只
OE有上拉只
输入电容
测量在10 MHz ;每个引脚
C
IN
–
3
pF
笔记
3.参考
图2
第7页。
4. I
DD
包括在输出端接电阻外部电流消耗。
5. V
ID
最低400 mV的要求，以满足所有输出AC电气规格。该设备的功能与V
ID
最小值大于200毫伏。
6.正向电流流入输入引脚，负电流流出输入引脚。
7.请参阅
图4
第7页。
文件编号： 001-56312修订版* E
第15个5
[+ ]反馈
QQ：2880707522 复制
