CY29976
3.3V ， 125 MHz的，多输出零延迟缓冲器
特点
■
■
■
■
■
■
输出频率高达125 MHz
PowerPC的支持
和奔腾
处理器
12时钟输出：频率可配置
可配置的输出禁止
两个参考时钟输入动态切换
振荡器或PECL参考输入
■
■
■
■
■
■
扩频兼容
无干扰的输出时钟转换
3.3V电源
引脚兼容SC973X
工业温度范围： -40 ° C至+ 85°C
52引脚TQFP封装
表1.频率表
[1]
VC0_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FB_SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FB_SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FB_SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
VCO
8x
12x
16x
20x
8x
12x
16x
20x
4x
6x
8x
10x
4x
6x
8x
10x
记
1， X =参考输入频率为200MHz < F
VCO
<为480MHz 。
赛普拉斯半导体公司
文件编号： 38-07413牧师* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年9月9日
[+ ]反馈
CY29976
逻辑框图
P·E C L
P权证L_
V C 0
P L
F
_C LK
LK ＃
_S 左
L_E
_S 左
D
T C LK 0
T C LK 1
T C LK _S 左
F B IN _
D
Q
S YNC
F RZ
0
1
P HASE
D E TE 于r
LP F
V C 0
0
1
Q
S YNC
F RZ
Q A 0
Q A 1
Q A 2
Q A 3
Q B 0
Q B 1
Q B 2
Q B 3
M R ＃ / O ê
P 2 O宽屏E R- 0：N
ESET
性S E L A （ 0,1 ）
S 左B（ 0 ， 1 ）
性S E L C （ 0,1 ）
F B _性S E L（ 0 ： 2 ）
S·C LK
S.D。一个T A
IN V _ C L
ü TP ü吨D是B乐
℃红外 ú ITR
12
2
2
2
3
/4 , /6 , /8 , /1 0
S y时N c个P ü LS ê
D上TA摹简岭至R
D
Q
D
Q
D
/2 , /6 , /4 , /1 2
/2 , /6 , /4 , /1 0
/8 , /2 , /6 , /4
D
Q
Q
S YNC
F RZ
Q C 0
Q的C 1
S YNC
F RZ
S YNC
F RZ
S YNC
F RZ
Q C 2
Q的C 3
F B _O ü牛逼
S y时N c个
引脚配置
VCO_SEL
SELA0
SELA1
SELB0
SELB1
VDDC
VDDC
QA0
QA1
QA2
QA3
VSS
VSS
52 51 50 49 48 47 46 45 44 43 42 41 40
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
CY29976
14 15 16 17 18 19 20 21 22 23 24 25 26
INV_CLK
VSS
QC3
VDDC
QC2
SELC1
SELC0
QC1
VDDC
QC0
VSS
SYNC
FB_SEL1
文件编号： 38-07413牧师* B
第2 9
[+ ]反馈
CY29976
引脚德网络nitions
[2]
PIN号
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
引脚名称
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
V
DDC
V
DDC
V
DDC
V
DDC
PWR
IO
I
I
I
I
O
O
O
O
TYPE
PU
PD
PU
PU
PECL时钟输入。
PECL时钟输入。
外部参考/测试时钟输入。
外部参考/测试时钟输入。
时钟输出。看
表2
第4页的频率选择。
时钟输出。看
表2
第4页的频率选择。
时钟输出。看
表2
第4页的频率选择。
反馈时钟输出。连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。看
表1
在页
1.在此输出控制输入参考旁路电容延迟/
银行输出的相位关系。
同步脉冲输出。此输出用于系统synchroni-
矩阵特殊积。输出脉冲的上升边缘与同步都上升
无论分频器的输出时钟的QA的边缘（ 0： 3）和QC （3 0）
选择比率。
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。这些输入选择的分频比
QA （0： 3）的输出。看
表2
第4页。
频率选择输入。这些输入选择的分频比
QB （ 0 ： 3 ）输出。看
表2
第4页。
频率选择输入。这些输入选择的分频比
QC （ 0 ： 3 ）输出。看
表2
第4页。
反馈选择输入。这些输入选择在Fb_out分别分频比
输出。看
表1
在第1页。
VCO分频器选择输入。当设定为低时， VCO的输出被分割
2.通过设置为高电平时，分频器被旁路。看
表1
在第1页。
反馈时钟输入。连接到Fb_out分别用于访问的PLL 。
PLL使能输入。当置为高电平，使能PLL 。当低，
PLL被旁路。
参考选择输入。高电平时， PECL时钟选择。当
低电平时，TCLK （0,1）是参考时钟。
TCLK选择输入。当低， TCLK0被选择和高时
TCLK1选择。
主复位/输出使能输入。当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。当设置为高， QC （ 2,3 ）输出翻转。
当设定为低时，逆变器被旁路。
串行时钟输入。时钟数据在SDATA到内部寄存器中。
串行数据输入。输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了电源的灵活性
管理。
3.3V电源的输出时钟缓冲器。
3.3V的电源电压PLL
共同点
描述
25
SYNC
V
DDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
I
I
I
I
I
I
I
I
I
2
MR＃ / OE
I
PU
14
3
4
17, 22, 28,
33,37, 45, 49
13
1, 15, 24, 30,
35, 39, 47, 51
INV_CLK
SCLK
SDATA
VDDC
VDD
VSS
I
I
I
PU
PU
PU
记
2.旁路电容（ 0.1μF ），必须放置在尽可能靠近每个电源正极（ <0.2 “ ） 。如果这些旁路电容不能靠近引脚的高频
滤波特性是由迹线的引线电感取消。
文件编号： 38-07413牧师* B
第3 9
[+ ]反馈
CY29976
描述
该CY29976集成了一个锁相环，提供低偏移和
低抖动时钟输出的高性能微处理器。
四路输出，有独立的三个独立的银行
PLL反馈输出， Fb_out分别，提供出色的灵活性
可能的输出配置。该PLL可以确保稳定
操作考虑到对VCO被配置成介于200运行
兆赫到480兆赫。这允许一个宽范围的输出频率
高达to125兆赫。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择输入，
表2.分频器表
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/4
VCO/12
VCO/8
VCO/24
VCO/2
VCO/6
VCO/4
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/4
VCO/12
VCO/8
VCO/20
VCO/2
VCO/6
VCO/4
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/16
VCO/4
VCO/12
VCO/8
VCO/8
VCO/2
VCO/6
VCO/4
参考频率表。 VCO频率，然后除以
下来，以提供所需的输出频率。这些分压器
由拉美经济体系（ 0,1 ） ， SELB （ 0,1 ） ， SELC集（ 0,1 ）选择输入端，看
表2中。
对于有些情况是压控振荡器需要运行在相对
低的频率，因此可能不能稳定，断言VCO_SEL
低除以2的VCO频率这样可保持所希望的
输出关系，而是提供了一个增强的PLL锁定范围。
该CY29976还能够提供反向输出时钟。
当INV_CLK被置为高电平， QC2和QC3输出时钟
被反转。这些时钟可以被用作反馈输出到
该CY29976或第二个PLL器件产生早期或晚期
钟为一个具体的设计。这个倒置不影响
输出到输出偏斜。
零延迟缓冲器
当作为一个零延迟缓冲器使用的CY29976 ，很可能是在一个
嵌套的时钟树中的应用。用于这些应用的
CY29976提供了一个低电压PECL时钟输入作为PLL
参考。这允许用户使用LVPECL作为主
时钟分配器件利用其远优于优势
扭曲的表现。该CY29976那么可以锁定到
LVPECL参考，并转换接近零延迟低
歪斜输出。
通过使用输出中的一个作为反馈到PLL的propa-
通过该装置gation延迟被消除。该PLL工程
对齐与输入参考边缘的输出边缘从而
产生一个接近零的延迟。基准频率影响
PLL的静态相位偏移，因而之间的相对延迟
的输入和输出。因为静态相位偏移是
基准时钟的功能的CY29976的TPD是一个
函数所使用的配置。
无干扰的输出频率转换
习惯上，当输出缓冲器具有内部计数器
改变“对飞”他们会输出时钟周期：
■
包含短期或“侏儒”个时钟周期。这些是在时钟周期
其中周期（S ）更短的时间比任何旧的或
正在被转换到新的频率。
包含拉伸时钟周期。这些是在时钟周期
其中周期（S ）是在较长的时间比任何旧的或
正在被转换到新的频率。
■
此设备具体包括逻辑，以保证侏儒和
拉伸时钟脉冲不发生，如果的设备逻辑电平
以下任何一种或所有引脚变为“动态”，而这是
操作：拉美经济体系， SELB ， SELC和VCO_SEL 。
文件编号： 38-07413牧师* B
第4页第9
[+ ]反馈
CY29976
同步输出
在的情况下进行输出频率的关系是不是彼此的整数倍同步的输出提供系统的信号
同步。该CY29976监视QA和QC的输出时钟之间的关系。它提供了一个低的正向脉冲，
一个周期的持续时间，一个周期前的上升相一致的QA和QC输出的边缘。的持续时间和放置
脉冲取决于QA和QC输出频率就越高。下面的时序图（图
1)
说明各
波形的同步输出。需要注意的是在SYNC输出被定义为质量保证的所有可能的组合和QC输出连
虽然在某些关系的较低频率的时钟可以被用作同步信号。
图1.同步输出为不同的输入和输出比例
VCO
1 ： 1模式
QA
QC
SYNC
2 ： 1模式
QA
QC
SYNC
3 ： 1模式
QC
QA
SYNC
3 ： 2模式
QA
QC
SYNC
4 ： 1模式
QC
QA
SYNC
4： 3模式
QA
QC
SYNC
6 ： 1模式
QA
QC
SYNC
文件编号： 38-07413牧师* B
第5 9
[+ ]反馈
QQ：2881677436 复制
